板級(jí)電路系統(tǒng)設(shè)計(jì)和仿真綜合解決方案

板級(jí)電路系統(tǒng)設(shè)計(jì)和仿真綜合解決方案

一、板級(jí)電路系統(tǒng)設(shè)計(jì)面臨的挑戰(zhàn)隨著電子系統(tǒng)設(shè)計(jì)的復(fù)雜程度和性能的不斷提高、集成電路的工藝和封裝技術(shù)的快速發(fā)展，以及板級(jí)電路的密度和電子元器件的頻率不斷攀升，尤其在通訊、計(jì)算機(jī)、航空航天和圖像處理等領(lǐng)域，電子產(chǎn)品的高速、高性能、高密度和高復(fù)雜度的特點(diǎn)尤為突出，由此帶來(lái)的信號(hào)完整性、電源完整性、電磁干擾和發(fā)熱等一系列問(wèn)題也越來(lái)越嚴(yán)重，為電子系統(tǒng)工程師設(shè)計(jì)帶來(lái)諸多挑戰(zhàn)。同時(shí)，面對(duì)如此復(fù)雜的系統(tǒng)設(shè)計(jì)，新型信息化平臺(tái)的建設(shè)是保證設(shè)計(jì)成功的基礎(chǔ)。企業(yè)是否具有高效率的內(nèi)部產(chǎn)品溝通平臺(tái)，是否能夠及時(shí)掌握產(chǎn)品在設(shè)計(jì)各個(gè)階段的狀態(tài)信息，從而確保選擇合適的物料和器件來(lái)滿(mǎn)足產(chǎn)品的設(shè)計(jì)要求，都是在企業(yè)發(fā)展中管理人員應(yīng)該考慮的問(wèn)題?？s短“產(chǎn)品上市時(shí)間”是一項(xiàng)緊迫的需求。由于PCB設(shè)計(jì)的反復(fù)性可能導(dǎo)致設(shè)計(jì)周期平均會(huì)增加幾個(gè)星期，從而拖延了產(chǎn)品的上市時(shí)間。將最具競(jìng)爭(zhēng)力的產(chǎn)品及時(shí)交付量產(chǎn)并推向市場(chǎng)，不僅是制造者的責(zé)任，同時(shí)也是PCB設(shè)計(jì)者的責(zé)任。在PCB設(shè)計(jì)過(guò)程中，元件的選擇、布局及布線(xiàn)將直接影響到新產(chǎn)品導(dǎo)入(NPI)的成功與否。是否能在正式投板前對(duì)設(shè)計(jì)、工藝以及與加工相關(guān)的因素進(jìn)行統(tǒng)一考慮，保證設(shè)計(jì)“一次成功”，對(duì)設(shè)計(jì)者來(lái)說(shuō)是一項(xiàng)富有挑戰(zhàn)的事情。如何建立快速、準(zhǔn)確且高效的評(píng)估和驗(yàn)證設(shè)計(jì)平臺(tái)，已成為企業(yè)大跨步發(fā)展的必經(jīng)之路。二、板級(jí)系統(tǒng)設(shè)計(jì)和仿真解決方案概述板級(jí)系統(tǒng)設(shè)計(jì)和仿真解決方案正是基于以上要求而建立，形成一整套以數(shù)據(jù)庫(kù)管理、電路設(shè)計(jì)實(shí)現(xiàn)、智能規(guī)則檢查以及電磁場(chǎng)仿真技術(shù)為核心，充分利用現(xiàn)代計(jì)算機(jī)網(wǎng)絡(luò)的最新發(fā)展，實(shí)現(xiàn)了電子電路與數(shù)字混合仿真、電磁場(chǎng)仿真、電路信號(hào)完整性仿真、電源完整性仿真、電熱性能仿真和可制造性分析等多學(xué)科、跨平臺(tái)的協(xié)同式設(shè)計(jì)與分析，滿(mǎn)足了復(fù)雜電路板級(jí)設(shè)計(jì)應(yīng)用的要求，提供了一種高效、快速的仿真驗(yàn)證平臺(tái)，幫助用戶(hù)規(guī)范化設(shè)計(jì)流程，提前評(píng)估設(shè)計(jì)正確性，從而減小設(shè)計(jì)失誤，提高設(shè)計(jì)質(zhì)量，縮短研發(fā)周期。電路設(shè)計(jì)綜合管理平臺(tái)，如圖1所示。圖11.基于板級(jí)仿真驗(yàn)證設(shè)計(jì)平臺(tái)的主要優(yōu)勢(shì)基于板級(jí)仿真驗(yàn)證設(shè)計(jì)平臺(tái)的主要優(yōu)勢(shì)包括以下幾方面?！蚓哂谢谛畔⒒瘮?shù)據(jù)庫(kù)平臺(tái)，真正實(shí)現(xiàn)設(shè)計(jì)工程師、質(zhì)量管理人員以及生產(chǎn)管理人員之間的有效溝通。◎具有設(shè)計(jì)、分析、仿真和實(shí)驗(yàn)等數(shù)據(jù)的綜合驗(yàn)證對(duì)比，提高產(chǎn)品的設(shè)計(jì)質(zhì)量?！蚓哂袑?zhuān)業(yè)化分工，保證設(shè)計(jì)資源的合理化利用?！蚓哂腥碌脑O(shè)計(jì)方法，幫助減少產(chǎn)品設(shè)計(jì)初期的資源浪費(fèi)，增強(qiáng)了各個(gè)階段設(shè)計(jì)正確性的可控性,對(duì)可能出現(xiàn)的設(shè)計(jì)問(wèn)題進(jìn)行定性定量的分析?！?qū)⒋罅康恼{(diào)試工作提前到設(shè)計(jì)階段，增強(qiáng)了調(diào)試階段的時(shí)間可控性?！蚩s短整個(gè)產(chǎn)品的開(kāi)發(fā)調(diào)試周期，節(jié)約了開(kāi)發(fā)成本。◎?qū)崿F(xiàn)快速提高產(chǎn)品的可靠性和一致性。2.板級(jí)系統(tǒng)設(shè)計(jì)平臺(tái)組成板級(jí)系統(tǒng)設(shè)計(jì)平臺(tái)由下面幾部分組成：電路原理圖設(shè)計(jì)輸入軟件(Cadence/OrCADCaptureCIS);優(yōu)選元器件信息管理平臺(tái)(DH/ComponentManagerSystem);板級(jí)電路物理設(shè)計(jì)平臺(tái)(Cadence/AllegroPCBDesigner);板級(jí)電路信號(hào)完整性仿真平臺(tái)(Cadence/AllegroPCBSI);板級(jí)電路直流IR-Drop分析和電熱協(xié)同仿真平臺(tái)(Sigrity/PowerDC);板級(jí)電路電源完整性仿真平臺(tái)(Sigrity/PowerSI);板級(jí)電路信號(hào)完整性仿真平臺(tái)(Sigrity/Speed2000);全波高性能3D電磁場(chǎng)分析和EMC/EMI分析平臺(tái)(GEMS);面向DFx設(shè)計(jì)的解決方案(Valor/vSure/VPL)。三、板級(jí)系統(tǒng)設(shè)計(jì)和仿真平臺(tái)軟件介紹1.Cadence/OrCADCaptureCISCadence/OrCADCaptureCIS集成了強(qiáng)大的原理圖設(shè)計(jì)功能，其具有快捷的元件信息管理系統(tǒng)(CIS)，并具有通用PCB設(shè)計(jì)入口。擴(kuò)展的CIS功能可以方便地訪(fǎng)問(wèn)本地元件優(yōu)選數(shù)據(jù)庫(kù)和元件信息。通過(guò)減少重新搜索元件信息或重復(fù)建庫(kù)、手動(dòng)輸入元件信息以及維護(hù)元件數(shù)據(jù)的時(shí)間，從而提高生產(chǎn)率。無(wú)論是設(shè)計(jì)全新的模擬、數(shù)字或混合信號(hào)電路，還是修改現(xiàn)有電路板的電路原理圖，或進(jìn)行層次結(jié)構(gòu)電路圖設(shè)計(jì)，OrCADCaptureCIS提供了電路設(shè)計(jì)從構(gòu)思到生產(chǎn)所需的一切。OrCADCaptureCIS原理圖提供了一個(gè)靈活且可擴(kuò)展的解決方案，如圖2所示。圖2下面，詳細(xì)將介紹OrCADCaptureCIS的主要功能。(1)原理圖編輯器。OrCADCaptureCIS的拼接式和層次式原理圖編輯器擁有直觀的界面，該界面能夠滿(mǎn)足高速電路設(shè)計(jì)任務(wù)，并具有簡(jiǎn)捷的電路創(chuàng)建功能，如圖3所示。對(duì)于更大、更復(fù)雜的電路設(shè)計(jì)，CaptureCIS支持多頁(yè)電路圖和層次式電路設(shè)計(jì)，使得層次式電路設(shè)計(jì)將變得非常容易實(shí)現(xiàn)，且能夠確保整個(gè)設(shè)計(jì)中所有連接均正確。無(wú)縫接口建立了強(qiáng)大的數(shù)據(jù)路徑，并整合了用于PCB板級(jí)設(shè)計(jì)的AllegroPCBDesigner和用于模擬/數(shù)字電路仿真的CadencePSpiceA/D。與AllegroPCBDesigner無(wú)縫雙向整合，能夠使原理圖和電路板同步，且能夠在原理圖和電路板之間交互探測(cè)/放置。執(zhí)行工程更改命令(ECOs)可以自動(dòng)把布局的變化、門(mén)電路/引腳交換以及器件名稱(chēng)或值的變化反標(biāo)到原理圖。(2)元件信息管理系統(tǒng)。元件信息管理系統(tǒng)(CIS)是OrCAD設(shè)計(jì)輸入解決方案的核心部分，如圖4所示。它能自動(dòng)同步外部數(shù)據(jù)庫(kù)元件信息與電路圖設(shè)計(jì)所用到的元件信息，并驗(yàn)證其是否一致。CIS兼容任何符合微軟ODBC標(biāo)準(zhǔn)的數(shù)據(jù)庫(kù)，并可以直接訪(fǎng)問(wèn)來(lái)自MRP、ERP以及PLM系統(tǒng)或與工程元件數(shù)據(jù)相關(guān)的中間數(shù)據(jù)庫(kù)中元件數(shù)據(jù)?；诜奖阍L(fǎng)問(wèn)的元件數(shù)據(jù)庫(kù)和元件信息，設(shè)計(jì)人員可以大大減少重復(fù)搜索元件信息的時(shí)間。CIS允許用戶(hù)對(duì)優(yōu)選元件數(shù)據(jù)庫(kù)進(jìn)行元件信息的識(shí)別、使用，并選用其進(jìn)行原理圖設(shè)計(jì)。元件數(shù)據(jù)庫(kù)中大量的元件可以通過(guò)設(shè)定電氣條件、物理?xiàng)l件或元件供應(yīng)商屬性進(jìn)行查詢(xún)，軟件將自動(dòng)檢索出所要搜尋的元件，并在原理圖設(shè)計(jì)中直接被使用。直接從公司優(yōu)選元件數(shù)據(jù)庫(kù)中調(diào)用元件設(shè)計(jì)原理圖，可以最大限度地減少物料清單(BOMs)及元器件清單的出錯(cuò)率。電子元件數(shù)據(jù)表可以關(guān)聯(lián)到供應(yīng)商元件數(shù)據(jù)表，同時(shí)允許通過(guò)關(guān)系型數(shù)據(jù)庫(kù)設(shè)置關(guān)聯(lián)，并能進(jìn)行關(guān)聯(lián)性查詢(xún)。圖3圖4CIS還可以在線(xiàn)通過(guò)互聯(lián)網(wǎng)訪(fǎng)問(wèn)(ICA)并獲取元件的各種信息。基于訪(fǎng)問(wèn)優(yōu)選元件數(shù)據(jù)庫(kù)，可以根據(jù)設(shè)定元件的電氣、物理和器件供應(yīng)商屬性進(jìn)行在線(xiàn)查詢(xún)，并自動(dòng)檢索用于原理圖設(shè)計(jì)。還可以通過(guò)ICA訪(fǎng)問(wèn)免費(fèi)的CadenceActiveParts在線(xiàn)電子數(shù)據(jù)庫(kù)，里面包括超過(guò)200萬(wàn)個(gè)元件。通過(guò)訪(fǎng)問(wèn)ActiveParts，用戶(hù)可以根據(jù)具體條件對(duì)元件進(jìn)行搜索和選擇，并在將器件放置到原理圖編輯環(huán)境中之前可以先預(yù)覽。通過(guò)ICA，用戶(hù)可以直接訪(fǎng)問(wèn)更多器件供應(yīng)商的元件數(shù)據(jù)庫(kù)。2.DH/ComponentManagerSystem(CMS)CMSSuite優(yōu)選元器件信息平臺(tái)屬于迪浩公司自研產(chǎn)品，該產(chǎn)品依據(jù)用戶(hù)產(chǎn)品設(shè)計(jì)及制造中所使用的電子元器件清單，建立信息完整、豐富且準(zhǔn)確的元器件信息系統(tǒng)，集合了元器件EDA設(shè)計(jì)信息、采購(gòu)信息、質(zhì)量信息和生產(chǎn)商信息等，從而為設(shè)計(jì)人員、采購(gòu)人員、維護(hù)人員以及質(zhì)量管理人員提供全方位的元器件信息，為數(shù)字化設(shè)計(jì)提供強(qiáng)有力的數(shù)據(jù)支撐。另外，其還對(duì)信息庫(kù)進(jìn)行動(dòng)態(tài)維護(hù)更新，進(jìn)一步保障了信息的有效性與正確性，從而提升產(chǎn)品設(shè)計(jì)水平，縮短研發(fā)周期，提高產(chǎn)品質(zhì)量與可靠性，成為提高企業(yè)競(jìng)爭(zhēng)力的推動(dòng)力。CMSSuite元器件信息庫(kù)管理平臺(tái)特點(diǎn)和優(yōu)勢(shì)，包括以下幾方面?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫(kù)，將設(shè)計(jì)師從原來(lái)繁瑣的元器件創(chuàng)建中解脫出來(lái)，直接進(jìn)入電路原理設(shè)計(jì)及PCB設(shè)計(jì)流程，進(jìn)而縮短設(shè)計(jì)周期，節(jié)約設(shè)計(jì)人工成本。◎建立企業(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫(kù)，真正實(shí)現(xiàn)了設(shè)計(jì)工程師、質(zhì)量管理人員以及生產(chǎn)管理人員之間的有效溝通?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫(kù)，避免了電路設(shè)計(jì)項(xiàng)目中元器件被重復(fù)創(chuàng)建?！蚪⑵髽I(yè)統(tǒng)一的優(yōu)選元器件數(shù)據(jù)庫(kù)，各個(gè)項(xiàng)目協(xié)調(diào)小組可以在第一時(shí)間獲取電路設(shè)計(jì)中元器件電氣信息及相關(guān)信息，避免了缺貨元器件的使用。CMSSuite優(yōu)選元器件信息化管理平臺(tái)主要實(shí)現(xiàn)下列功能：與后臺(tái)ERP、PLM和PDM自動(dòng)鏈接，實(shí)現(xiàn)數(shù)據(jù)實(shí)時(shí)、同步管理;公司統(tǒng)一物料管理和維護(hù)，制定標(biāo)準(zhǔn)化管理規(guī)則;創(chuàng)建和維護(hù)企業(yè)優(yōu)選元器件數(shù)據(jù)庫(kù);元器件符號(hào)和封裝建設(shè)標(biāo)準(zhǔn)化;原理圖實(shí)時(shí)同步更新;客制化企業(yè)標(biāo)準(zhǔn)BOM;BOMAudit，保證原理設(shè)計(jì)調(diào)用元件信息正確，及時(shí)糾錯(cuò);BOMCompare，快速及時(shí)地反應(yīng)版本的比對(duì)信息;制定標(biāo)準(zhǔn)化圖樣格式;客戶(hù)量身定制化的開(kāi)發(fā)。3.Cadence/AllegroPCBDesigner隨著半導(dǎo)體工業(yè)的發(fā)展，產(chǎn)生了越來(lái)越多的新型半導(dǎo)體器件，這也為設(shè)計(jì)帶來(lái)了更大的技術(shù)挑戰(zhàn)，例如器件引腳越來(lái)越多，而引腳間距越來(lái)越小(如BGA器件)。此外，新型器件所應(yīng)用的標(biāo)準(zhǔn)接口(如DDR3、DDR4、PCIExpressGen3以及USB3.0等)，需要采用新的方法進(jìn)行電路設(shè)計(jì)。為了解決這些問(wèn)題，PCB設(shè)計(jì)人員需要找到更好的解決方案來(lái)應(yīng)對(duì)新技術(shù)帶來(lái)的各種挑戰(zhàn)。AllegroPCBDesigner是可擴(kuò)展的、經(jīng)過(guò)反復(fù)驗(yàn)證的PCB設(shè)計(jì)工具，可以適用于對(duì)縮短設(shè)計(jì)周期和可預(yù)測(cè)設(shè)計(jì)結(jié)果所帶來(lái)的技術(shù)和設(shè)計(jì)方法的挑戰(zhàn)。產(chǎn)品由Base模塊和Option附加模塊組成，PCBDesignSolution通過(guò)一個(gè)完全集成的設(shè)計(jì)流程進(jìn)行PCBLayout設(shè)計(jì)。PCBEditor提供了完整的布局布線(xiàn)環(huán)境——從基本的PCB平面規(guī)劃(Floor—planning)、布局和布線(xiàn)到布局復(fù)用(PlacementReplication)、高級(jí)互連設(shè)計(jì)規(guī)(InterconnectPlanning)——從簡(jiǎn)單設(shè)計(jì)到復(fù)雜設(shè)計(jì)。AllegroPCBDesigner具有如下特點(diǎn)?！蛱峁┝丝煽康?、可擴(kuò)展且簡(jiǎn)單易用的PCB編輯和布線(xiàn)解決方案?！蛲ㄟ^(guò)約束—驅(qū)動(dòng)PCB設(shè)計(jì)流程，減少不必要的重復(fù)。◎支持對(duì)物理規(guī)則、間距規(guī)則、制造，裝配和測(cè)試(DFx)、高密度互連(HDI)和電氣規(guī)則的設(shè)置。◎以一般的、通用的約束管理系統(tǒng)為特色，進(jìn)行從前到后約束的創(chuàng)建、管理和驗(yàn)證?！?yàn)榈谌介_(kāi)放了應(yīng)用環(huán)境，提高了生產(chǎn)效率，同時(shí)提供了工具集成的方法?！蝌?qū)動(dòng)約束Constraint—DrivenPCBEditorEnvironment直觀的、簡(jiǎn)單易用的約束—驅(qū)動(dòng)編輯環(huán)境，適用于從簡(jiǎn)單到復(fù)雜的多層電路板的設(shè)計(jì)，其多樣的特性在很大程度滿(mǎn)足了生產(chǎn)和設(shè)計(jì)的要求。◎強(qiáng)大的PCB平面規(guī)劃(Floor—planning)和布局工具，包括布局復(fù)用(PlacementReplication)設(shè)計(jì)?！驈?qiáng)大的基于形狀的推擠布線(xiàn)、交互式貼線(xiàn)布線(xiàn)，高效的互連環(huán)境提供實(shí)時(shí)的線(xiàn)長(zhǎng)和時(shí)序的顯示。◎動(dòng)態(tài)覆銅在布局布線(xiàn)過(guò)程中提供了實(shí)時(shí)銅皮填充和挖空功能。◎PCBEditor能生成一套完整的底片、裸板制造和測(cè)試輸出報(bào)告，包括RS274x格式的Gerber文件、鉆孔圖以及多種格式的裸板測(cè)試報(bào)告。下面，將詳細(xì)介紹下AllegroPCBDesigner的主要功能。(1)約束管理器(ConstraintManagement)。約束管理器實(shí)時(shí)顯示了物理/間距規(guī)則、高速規(guī)則及其狀態(tài)(依據(jù)當(dāng)前設(shè)計(jì)狀態(tài))，且可適用于設(shè)計(jì)過(guò)程中的所有階段。每個(gè)工作表都提供了一個(gè)電子數(shù)據(jù)表界面，用戶(hù)可以以層級(jí)的方式進(jìn)行定義、管理和驗(yàn)證不同的規(guī)則。約束管理器系統(tǒng)完全集成到PCBEditor產(chǎn)品中，約束就可以隨著設(shè)計(jì)的進(jìn)行而被實(shí)時(shí)確認(rèn)。確認(rèn)的結(jié)果用圖形方式來(lái)表示是否滿(mǎn)足約束規(guī)則：綠色代表滿(mǎn)足約束規(guī)則，紅色代表不滿(mǎn)足。設(shè)計(jì)者可以通過(guò)電子數(shù)據(jù)表及時(shí)查看設(shè)計(jì)進(jìn)度，以及設(shè)計(jì)變化產(chǎn)生的影響。(2)設(shè)計(jì)預(yù)分析及布局。PCB設(shè)計(jì)的約束規(guī)則—驅(qū)動(dòng)方法提供了強(qiáng)大的、靈活的布局功能，包括交互式布局和自動(dòng)布局。布局時(shí)可以將器件或子圖擺放到特定的“room”中，還可以按照元件標(biāo)號(hào)(referencedesignator)、元件類(lèi)型/封裝類(lèi)型、網(wǎng)絡(luò)名稱(chēng)、物料編號(hào)(partnumber)或原理圖頁(yè)碼來(lái)擺放元件。當(dāng)今的板子均由數(shù)以千計(jì)的器件構(gòu)成，因此高效、準(zhǔn)確的管理就變得非常關(guān)鍵。實(shí)時(shí)的裝配分析和反饋有利于進(jìn)行更好的管理：按照公司或EMS準(zhǔn)則來(lái)擺放器件，有助于提高生產(chǎn)效率。DFA在交互式擺放過(guò)程中提供了實(shí)時(shí)的封裝間距檢查。設(shè)計(jì)者依據(jù)封裝的邊到邊(sidetoside)、邊到元件底部(sidetoend)來(lái)擺放器件，達(dá)到最理想的布線(xiàn)、生產(chǎn)和信號(hào)時(shí)序狀態(tài)。(3)設(shè)計(jì)復(fù)用技術(shù)。通過(guò)DesignReuse和布局復(fù)用(PlacementReplication)，設(shè)計(jì)者可以對(duì)多個(gè)類(lèi)似電路進(jìn)行布局和布線(xiàn)。用戶(hù)將其中一個(gè)已經(jīng)布局或布好線(xiàn)的電路作為模板，此模板可以應(yīng)用到其他類(lèi)似電路中。在操作過(guò)程中，用戶(hù)可以對(duì)電路進(jìn)行翻轉(zhuǎn)或鏡像操作。當(dāng)電路從頂層翻轉(zhuǎn)到底層，所有相關(guān)元素(包括盲/埋孔)都會(huì)自動(dòng)匹配層面。(4)3D顯示和編輯環(huán)境。所有產(chǎn)品的PCB編輯器中都內(nèi)置有3D瀏覽器。3D環(huán)境支持多種過(guò)濾選項(xiàng)、視圖瀏覽和圖像抓拍等，例如可以進(jìn)行立體顯示、透明度和相框的設(shè)置，還可以通過(guò)鼠標(biāo)進(jìn)行縮放和旋轉(zhuǎn)操作，如圖5所示。3D視圖也支持復(fù)雜過(guò)孔結(jié)構(gòu)和孤銅的顯示。通過(guò)相關(guān)指令可以打開(kāi)多窗口顯示，3D圖像可以保存為JPEG格式。圖5(5)交互式布線(xiàn)。PCBEditor提供了強(qiáng)大的交互式布線(xiàn)功能，最大程度地提高了布線(xiàn)效率。用戶(hù)通過(guò)選擇優(yōu)先推擠式“shove—preferred”、優(yōu)先貼線(xiàn)式“hug—preferred”和貼線(xiàn)式“hugonly”來(lái)實(shí)現(xiàn)實(shí)時(shí)的、基于形狀和任何角度的推擠走線(xiàn)的功能。在布線(xiàn)過(guò)程中，用戶(hù)可以進(jìn)行實(shí)時(shí)的走線(xiàn)延遲和動(dòng)態(tài)線(xiàn)長(zhǎng)顯示。交互式布線(xiàn)同時(shí)允許多網(wǎng)絡(luò)的群組布線(xiàn)，可以對(duì)具有高速線(xiàn)長(zhǎng)或延遲約束的網(wǎng)絡(luò)進(jìn)行延遲調(diào)節(jié)(delaytune)操作。(6)群組式布線(xiàn)。Multi—LineRouting允許用戶(hù)將多條線(xiàn)以組的方式進(jìn)行快速布線(xiàn)。與“hug—contour”選項(xiàng)一起，幫助用戶(hù)在剛性—柔性板(rigid—flex)的彎曲部分進(jìn)行快速布線(xiàn)，幾分鐘就可完成布線(xiàn)，而傳統(tǒng)布線(xiàn)可能得花幾小時(shí)，如圖6所示。“Hug—contour”使走線(xiàn)與板的彎曲部分弧度保持一致。圖6(7)HighSpeedDesign。一些標(biāo)準(zhǔn)的高級(jí)接口(如DDR3、DDR4、PCIExpress和USB3.0)的應(yīng)用越來(lái)越廣泛，一系列相關(guān)的電氣規(guī)則約束就要添加到PCB設(shè)計(jì)中。AllegroPCBDesigner通過(guò)“High—speed”選項(xiàng)，可以快速、簡(jiǎn)單地添加一些高級(jí)接口的約束。其提供了大量的電氣規(guī)則來(lái)確保PCB設(shè)計(jì)滿(mǎn)足這些高級(jí)接口的規(guī)范。此外，還允許用戶(hù)進(jìn)行規(guī)則的擴(kuò)展。(8)Analog/RFDesign。AllegroPCBDesigner通過(guò)“Analog/RFDesign”選項(xiàng)為用戶(hù)提供混合信號(hào)設(shè)計(jì)環(huán)境，如圖7所示。從原理圖到布局、反標(biāo)，可以將RF設(shè)計(jì)效率提高50%。允許工程師在AllegroPCB設(shè)計(jì)環(huán)境中創(chuàng)建、集成并更新模擬/射頻/微波電路與模擬/數(shù)字電路。其豐富的布線(xiàn)功能和強(qiáng)大的射頻仿真工具接口，允許工程師在AllegroDesignAuthoring、AllegroPCBDesigner和AgilentADS中進(jìn)行設(shè)計(jì)。圖7(9)PCBManufacturing?？梢陨梢惶淄暾牡灼?、裸板制造和測(cè)試輸出報(bào)告，包括RS274x格式的Gerber文件、鉆孔圖和多種格式的裸板測(cè)試報(bào)告。更重要的是，cadence通過(guò)其ValorODB++接口(ODB++是一種比gerber數(shù)據(jù)更全的制造格式)，支持Gerberless制造。OBD++數(shù)據(jù)格式可以為高質(zhì)量的gerberless制造產(chǎn)生準(zhǔn)確、可靠的數(shù)據(jù)。4.Cadence/AllegroPCBSI板級(jí)通用信號(hào)完整性仿真平臺(tái)CadenceAllegroPCBSI提供了傳統(tǒng)通用的集成高速設(shè)計(jì)與分析環(huán)境，以簡(jiǎn)化在數(shù)字印刷電路板(PCB)系統(tǒng)上的高速互聯(lián)創(chuàng)建。各種豐富的高級(jí)功能使得電子工程師能夠非常容易地探索、優(yōu)化和解決電力性能相關(guān)的問(wèn)題，而無(wú)論是在設(shè)計(jì)周期的哪個(gè)階段。通過(guò)約束驅(qū)動(dòng)的設(shè)計(jì)流程，提高了一次性成功的可能性，降低了最終產(chǎn)品的總成本。AllegroPCBSI主要特點(diǎn)如下：縮短建立最優(yōu)約束所需的時(shí)間，以實(shí)現(xiàn)約束驅(qū)動(dòng)的PCB設(shè)計(jì)流程;通過(guò)參數(shù)掃描分析提高產(chǎn)品性能;通過(guò)高級(jí)仿真技術(shù)，消除了Multi-Gigabit高速串行傳輸設(shè)計(jì)用物理原型進(jìn)行多次驗(yàn)證的過(guò)程;使用S參數(shù)和單個(gè)或耦合過(guò)孔模型，實(shí)現(xiàn)快速的MGH信號(hào)分析，從而縮短設(shè)計(jì)周期;提高產(chǎn)品質(zhì)量、成本和性能;通過(guò)與其他Allegro設(shè)計(jì)平臺(tái)完美融合的虛擬原型環(huán)境來(lái)節(jié)約設(shè)計(jì)時(shí)間;通過(guò)使用Cadence設(shè)計(jì)錦囊(Design-inIP)協(xié)助分析并減少設(shè)計(jì)時(shí)間。下面，將詳細(xì)介紹AllegroPCBSI的主要功能。(1)綜合高速設(shè)計(jì)與分析。AllegroPCBSI可以對(duì)AllegroPCBEditor數(shù)據(jù)庫(kù)進(jìn)行讀寫(xiě)操作，避免可能出現(xiàn)的轉(zhuǎn)換問(wèn)題，并且容許約束和模型被嵌入到電路板設(shè)計(jì)文件中。綜合的設(shè)計(jì)和分析系統(tǒng)很注重從前端到后端的多線(xiàn)拓?fù)浣?gòu)。例如，差分對(duì)和拓展線(xiàn)路(帶有串聯(lián)終端的線(xiàn)路)會(huì)被作為一個(gè)電網(wǎng)絡(luò)進(jìn)行識(shí)別、提取和仿真。(2)源同步，公共時(shí)鐘信號(hào)設(shè)計(jì)。1)SigXplorer模塊。AllegroPCBSI技術(shù)含有SigXplorer模塊，能夠在原理圖出來(lái)之前進(jìn)行預(yù)布線(xiàn)拓?fù)湓O(shè)計(jì)和分析。這種分析類(lèi)型在設(shè)計(jì)周期的最初階段非常普遍，此時(shí)設(shè)計(jì)師會(huì)評(píng)估使用新設(shè)備技術(shù)或提高總線(xiàn)傳輸速率造成的影響。SigXplorer能夠被用于建造和確認(rèn)詳細(xì)的電氣拓?fù)淠Ｐ?，并在詳?xì)的設(shè)計(jì)過(guò)程開(kāi)始之前證明新設(shè)計(jì)的可靠性。SigXplorer是一種圖形化拓?fù)湓O(shè)計(jì)環(huán)境，讓設(shè)計(jì)工程師可以建立激勵(lì)信號(hào)的原型，了解其靈敏性，并使用假設(shè)法建立最優(yōu)約束。通過(guò)在設(shè)計(jì)周期的最早階段執(zhí)行這種分析類(lèi)型，設(shè)計(jì)師可以評(píng)估使用新設(shè)備技術(shù)或提高邊緣變化率造成的影響。2)參數(shù)掃描分析。AllegroPCBSI通過(guò)參數(shù)掃描分析，為需要建立最優(yōu)約束的用戶(hù)提供了最好的環(huán)境。通過(guò)使用參數(shù)掃描分析、用戶(hù)定義激勵(lì)和客戶(hù)化的測(cè)量標(biāo)準(zhǔn)，幫助用戶(hù)在設(shè)計(jì)過(guò)程的初期解決問(wèn)題。3)基于SPICE的仿真器。AllegroPCBSI搭配了基于SPICE的仿真器，包含了一種強(qiáng)大的宏模型功能，將傳統(tǒng)的基于SPICE的結(jié)構(gòu)建模與行為建模的速度優(yōu)勢(shì)結(jié)合。內(nèi)嵌的場(chǎng)分析工具可以對(duì)趨膚效應(yīng)、鄰近/擁擠效應(yīng)、回路阻抗和頻域介電常數(shù)建模。強(qiáng)大的建模語(yǔ)言對(duì)I/O緩沖器的建模提供了擴(kuò)展IBIS模型的應(yīng)用功能，并且支持有損耦合的頻變傳輸線(xiàn)模型，可以精確預(yù)測(cè)PCB網(wǎng)絡(luò)的分布式行為。4)使用封裝數(shù)據(jù)庫(kù)進(jìn)行芯片間互聯(lián)分析。AllegroPCBSI支持多板配置的系統(tǒng)分析與約束，并且提供了一種簡(jiǎn)單的設(shè)置過(guò)程(從母板或子卡連接到芯片間)的連接配置。另外，其還支持拓?fù)潋?yàn)證、布圖規(guī)劃和布線(xiàn)后驗(yàn)證分析。5)S參數(shù)分析。作為所有AllegroPCBSI產(chǎn)品的一個(gè)選擇，精密集成的S參數(shù)分析工具讓工程師可以從PCB信號(hào)拓?fù)渖蒘參數(shù)(“疊層顯示到S參數(shù)顯示”)，并在SigWave中輕松而簡(jiǎn)單描述其特性。用戶(hù)可以更改拓?fù)浠虔B層設(shè)置，進(jìn)行快速的耗損預(yù)算權(quán)衡迭代分析。同時(shí)，其還能夠讓設(shè)計(jì)師將多個(gè)S參數(shù)連接為1個(gè)，支持S參數(shù)的時(shí)域仿真，并將S參數(shù)添加作為拓?fù)渲械牡囊粋€(gè)目標(biāo)，然后為整個(gè)拓?fù)渖蒘參數(shù)。此外，工程師還可以添加基于測(cè)量的Touchstone格式的S參數(shù)模型。S參數(shù)與其他互聯(lián)拓?fù)淠Ｐ突ヂ?lián)結(jié)構(gòu)也可以被添加、測(cè)量或?qū)搿?)過(guò)孔的解析解模型。用戶(hù)可以迅速地創(chuàng)建精確的過(guò)孔模型(寬帶、窄帶和S參數(shù))，為單通孔、差分過(guò)孔和地/電源耦合過(guò)孔進(jìn)行MGH頻率下的過(guò)孔效應(yīng)仿真。過(guò)孔解析解模型可以被生成并用來(lái)進(jìn)行過(guò)孔的stub分析，這樣可以解決關(guān)鍵信號(hào)網(wǎng)絡(luò)應(yīng)該如何布線(xiàn)以及是否采用反鉆技術(shù)。AllegroPCBDesignXL使用戶(hù)能夠在PCB生產(chǎn)階段指定哪個(gè)過(guò)孔應(yīng)該被反鉆。(3)源同步總線(xiàn)信號(hào)的分析。AllegroPCBSIXL和GXL版本提供了迅速而簡(jiǎn)易的方式進(jìn)行所有與源同步總線(xiàn)相關(guān)信號(hào)的布局后仿真分析。它可以縮短帶有或不帶有芯片內(nèi)建終端電阻(ODT)的源同步總線(xiàn)功能相關(guān)的各種配置(讀寫(xiě)、運(yùn)行和空閑)的仿真時(shí)間?？偩€(xiàn)信號(hào)和時(shí)鐘可以被關(guān)聯(lián)起來(lái)，并將這種關(guān)聯(lián)關(guān)系保存到設(shè)計(jì)數(shù)據(jù)庫(kù)中。用戶(hù)可以選擇僅僅進(jìn)行反射分析，或者包含串?dāng)_的全面分析。AllegroPCBSI可以通過(guò)源同步總線(xiàn)中不同信號(hào)的用戶(hù)定義的deratingtable，為用戶(hù)提供計(jì)算建立和保持時(shí)間容限的方法。1)宏模型。宏模型讓工程師能夠更快更精確地對(duì)MGH驅(qū)動(dòng)器和接收器進(jìn)行建模和仿真，比起晶體管級(jí)仿真，其仿真速度可以提高20~400倍。2)通過(guò)S參數(shù)進(jìn)行損耗分析。工程師可以添加基于測(cè)量的Touchstone格式的S參數(shù)模型。結(jié)合經(jīng)測(cè)量的S參數(shù)拓?fù)湓c提取的拓?fù)潆娐吩?，用?hù)只要按一下鼠標(biāo)就可以迅速分析通道損耗。這種集成的S參數(shù)分析環(huán)境讓用戶(hù)可以通過(guò)改變拓?fù)浣Y(jié)構(gòu)迅速進(jìn)行多次迭代分析。(4)約束驅(qū)動(dòng)的PCB設(shè)計(jì)過(guò)程。AllegroPCBSI技術(shù)與AllegroPCBEditor設(shè)計(jì)平臺(tái)的約束管理器系統(tǒng)完美搭配。源自仿真的約束可以在SigXplorer中形成電氣約束(ECSet)。這些ECSets然后可以通過(guò)約束管理器應(yīng)用到其他線(xiàn)路中。AllegroPCBSI、AllegroDesignEntryHDL和AllegroPCBDesign中都有約束管理器，可以讓設(shè)計(jì)師使用通過(guò)仿真和參數(shù)掃描分析建立的約束，并實(shí)現(xiàn)一個(gè)約束驅(qū)動(dòng)的物理布局布線(xiàn)過(guò)程。1)串?dāng)_預(yù)分析表格。產(chǎn)生自AllegroPCBSI的串?dāng)_預(yù)分析表格能夠在PCB設(shè)計(jì)中實(shí)現(xiàn)更短的設(shè)計(jì)周期和更高的布線(xiàn)密度，還可能通過(guò)減少所需層數(shù)降低最終產(chǎn)品的成本。它讓用戶(hù)可以創(chuàng)建預(yù)估的串?dāng)_表格，使互動(dòng)和自動(dòng)布線(xiàn)避免板上的串?dāng)_問(wèn)題。串?dāng)_預(yù)分析表格根據(jù)每個(gè)不同的驅(qū)動(dòng)器、線(xiàn)間距、層間組合和仿真模式(快速、典型或慢速)等生成。通過(guò)串?dāng)_預(yù)分析表格和約束驅(qū)動(dòng)的PCB布局布線(xiàn)方法，用戶(hù)可以通過(guò)避免串?dāng)_問(wèn)題縮短其設(shè)計(jì)周期。