第四章 半導體存儲器及其接口

第四章半導體存儲器及其接口第一節(jié)半導體存儲器第二節(jié)存儲器的接口技術(shù)第三節(jié)主存儲器接口

第四章半導體存儲器及其接口

4.1半導體存儲器

半導體存儲器的分類與技術(shù)指標

1．半導體存儲器的分類

半導體存儲器分類如下圖所示。

半導體存儲器的特點:

1.RAM的分類及特點

（1）雙極型RAM：存取速度高，集成度低，功耗大，成本

高

（2）MOS型靜態(tài)RAM：集成度、功耗介于雙極型RAM與

動態(tài)RAM之間，不需要刷新

（3）MOS型動態(tài)RAM的特點：必須定時刷新，集成度高，

功耗低，價格便宜

2．ROM的分類及特點

（1）掩膜型ROM：廠家寫入，用戶只讀。

（2）可編程PROM：用戶可編程寫入一次。

（3）紫外光擦除可編程EPROM：可多次擦寫，擦除須用紫

外光。

（4）電可擦除的可編程EEPROM：可用電信號多次擦寫。

半導體存儲器的技術(shù)指標:

1．存儲容量

存儲器容量（S）＝存儲單元數(shù)（p）×數(shù)據(jù)位數(shù)（i）

數(shù)據(jù)位數(shù)（i）一般等于芯片數(shù)據(jù)線的根數(shù)；而存儲單元個數(shù)（p）與存儲器芯片的地址線條數(shù)（k）有如下關(guān)系：p＝2k。

2．存取速度

存取速度用二個指標來衡量：存取時間和存儲周期。

存取時間：存取時間是反映存儲器工作速度的一個重要指標，它是指從CPU給出有效的存儲器地址啟動一次存儲器讀寫操作，到該操作完成所經(jīng)歷的時間，稱為存取時間。

存取周期：是指連續(xù)啟動兩次獨立的存儲器讀寫操作所需要的最小間隔時間，對于讀操作，就是讀周期時間；對于寫操作，就是寫周期時間。通常，存儲周期要大于存取時間，因為存儲器在讀出數(shù)據(jù)之后還要用一定的時間來完成內(nèi)部操作，這一時間稱為恢復時間。讀出時間和恢復時間加起來才是讀周期。所以，存取時間和存取周期是兩個不同的概念。存儲芯片的組成:

1.RAM的分類及特點

（1）雙極型RAM：存取速度高，集成度低，功耗大，成本

高

（2）MOS型靜態(tài)RAM：集成度、功耗介于雙極型RAM與

動態(tài)RAM之間，不需要刷新

（3）MOS型動態(tài)RAM的特點：必須定時刷新，集成度高，

功耗低，價格便宜

2．ROM的分類及特點

（1）掩膜型ROM：廠家寫入，用戶只讀。

（2）可編程PROM：用戶可編程寫入一次。

（3）紫外光擦除可編程EPROM：可多次擦寫，擦除須用紫

外光。

（4）電可擦除的可編程EEPROM：可用電信號多

次擦寫。

存儲芯片的組成:

由存儲矩陣、地址譯碼器、讀寫控制器、輸入/輸出控制、片選控制等幾部分組成。地址譯碼器存儲矩陣數(shù)據(jù)緩沖器012n-101m……控制邏輯…CSR/Wn位地址m位數(shù)據(jù)存儲芯片組成示意圖

1.存儲矩陣圖中，1024個字排列成32×32的矩陣。為了存取方便，給它們編上號。32行編號為X0、X1、…、X31，32列編號為Y0、Y1、…、Y31。這樣每一個存儲單元都有了一個固定的編號，稱為地址。

2．地址譯碼器——將寄存器地址所對應的二進制數(shù)譯成有效的行選信號和列選信號，從而選中該存儲單元。采用雙譯碼結(jié)構(gòu)。行地址譯碼器：5輸入32輸出，輸入為A0、A1、…、A4，輸出為X0、X1、…、X31；列地址譯碼器：5輸入32輸出，輸入為A5、A6、…、A9，輸出為Y0、Y1、…、Y31，這樣共有10條地址線。例如，輸入地址碼A9A8A7A6A5A4A3A2A1A0=0000000001，則行選線X1＝1、列選線Y0＝1，選中第X1行第Y0列的那個存儲單元。3、控制邏輯電路：主要用于選中存儲器芯片，執(zhí)行讀寫操作。片選信號用以實現(xiàn)芯片的選擇。對于一個芯片來講，只有當片選信號有效時，才能對其進行讀/寫操作。片選信號一般由地址譯碼器的輸出及一些控制信號來形成，而讀/寫控制電路則用來控制對芯片的讀/寫操作。4、數(shù)據(jù)緩沖器：寄存來自CPU的寫入數(shù)據(jù)或從存儲體內(nèi)讀出的數(shù)據(jù)。4.2存儲器接口技術(shù)

連接時需注意的問題：CPU總線的帶負載能力CPU時序與存儲器存取速度之間的配合存儲器組織、地址分配4.4CPU與存儲器的連接4.2.1存儲器的層次結(jié)構(gòu)主存—輔存層次目的：較好地解決了存儲器的大容量要求和低成本之間的矛盾。根據(jù)主存、輔存的特點，可以把CPU所需的現(xiàn)行程序和數(shù)據(jù)存放在存取速度快、容量有限的主存中，供CPU直接使用，主存必須具有與CPU相匹配的工作速度才能保證整個計算機運算速度的提高。一般前述的MOS存儲器（特別是DRAM）無論從速度、容量、每位價格上均可滿足要求。主存—輔存構(gòu)成的存儲層次。從整個層次的整體上看，它具有接近主存的存取速度，又有輔存的容量和接近于輔存的每位平均價格。較好地解決了大容量和低成本的矛盾。輔存只與主存交換信息，CPU不直接訪問輔存，因此，允許輔存的速度慢一些。CACHE—主存層次目的：彌合CPU與主存間在速度上的差異，較好地解決了速度和成本之間的矛盾。當今微處理器的主頻已經(jīng)相當高，如果訪問存儲器時插入等待周期，這實際上是降低CPU的工作速度。因此一個有效的解決辦法應運而生：在CPU和主存儲器之間增設(shè)了一級或兩級高速小容量存儲器，稱之為高速緩沖存儲器，簡稱Cache。高速緩沖存儲器的存取速度要比主存快一個數(shù)量級，大體與CPU的處理速度相當。Cache中存放著主存的一部分副本，可被CPU直接訪問，是解決計算機系統(tǒng)速度瓶頸的切實可行的辦法。從CPU的角度看，Cache——主存層次具有接近Cache的速度、主存的容量和接近主存的每位平均價格，因此，較好地解決了速度和成本之間的矛盾。在這個層次中，不僅具有CPUCache主存的數(shù)據(jù)通路，還有CPU主存的直接通路。具有這個存儲層次的計算機，必須事先把CPU在某一小段時間所要執(zhí)行的程序從主存調(diào)入Cache中，當CPU要執(zhí)行這些程序時，就直接在Cache中取存，因此，大大提高了CPU的執(zhí)行速度。在現(xiàn)代計算機中，大多數(shù)系統(tǒng)都同時采用上述兩級存儲層次，從而構(gòu)成了高速緩存——主存——輔存三級存儲層次的典型結(jié)構(gòu)，實質(zhì)上是主存——輔存和Cache——主存兩個兩級結(jié)構(gòu)。中央處理器主存外存快存CPUM1M2M3三級存儲器的結(jié)構(gòu)示意圖4.2.2存儲器的譯碼

譯碼的意義及譯碼電路

通過譯碼控制，使得只有CPU發(fā)出的訪問地址屬于存儲器芯片的地址范圍時，它才能被選中。關(guān)于譯碼電路的實現(xiàn)，可用門電路實現(xiàn)、譯碼器實現(xiàn)。

1．譯碼的方法

(1)．線選法

這種譯碼方法是直接用CPU地址總線中某一根高位線作為存儲器芯片的片選信號。線選法有硬件電路簡單的優(yōu)點，但存在嚴重的地址空間重疊問題。

線選法占用地址情況圖(2)．全譯碼法

全譯碼法將未用的CPU高位地址全部作為譯碼器的輸入，再用譯碼器的輸出作為片選信號。

全譯碼法的優(yōu)點是不會產(chǎn)生地址重疊，缺點是譯碼電路比線選法復雜。(3)．部分譯碼法

這種方法介于線選法和全譯碼法之間，它將未用到的CPU高端地址線的一部分參加譯碼，以生成對存儲器芯片的片選信號。下圖是部分譯碼法的一個簡單示例。2、地址譯碼電路的設(shè)計存儲器地址譯碼電路的設(shè)計一般遵循如下步驟：①根據(jù)系統(tǒng)中實際存儲器容量，確定存儲器在整個尋址空間中的位置；②根據(jù)所選用存儲芯片的容量，畫出地址分配圖或列出地址分配表；③根據(jù)地址分配圖或分配表確定譯碼方法并畫出相應的地址位圖；④選用合適器件，畫出譯碼電路圖。例1：某微機系統(tǒng)地址總線為16位，實際存儲器容量為16KB，ROM區(qū)和RAM區(qū)各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,試設(shè)計譯碼電路.設(shè)計的一般步驟:①該系統(tǒng)的尋址空間最大為64KB，假定實際存儲器占用最低16KB的存儲空間，即地址為0000H~3FFFH。其中0000H~1FFFH為EPROM區(qū)，2000H~3FFFH為RAM區(qū)。2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM區(qū)RAM區(qū)圖4.8地址分配圖②根據(jù)所采用的存儲芯片容量，可畫出地址分配圖如4.8所示；地址分配表如表4.9（教材）所示。③確定譯碼方法并畫出相應的地址位圖。④根據(jù)地址位圖，可考慮用3-8譯碼器完成一次譯碼，用適當邏輯門完成二次譯碼。三、存儲器與控制總線、數(shù)據(jù)總線的連接1.存儲器與控制總線的連接ROM的CS信號B.RAM的CS,OE(RD),WE(WR)信號;2.存儲器與數(shù)據(jù)總線的連接D0~D7, D0~D154.3主存儲器接口一、EPROM與CPU的接口

目前廣泛使用的典型EPROM芯片有Intel公司生產(chǎn)的2716、2732、2764、27128、27256、27512等;分別有27,28,29系列;其容量分別為2K×8位至64K×8,512K×8位;封裝形式:前兩種為24腳雙列可直插式封裝，后幾種為28腳雙列直插式封裝。另外有貼片封裝.1241213A7A1A0O0O1O3GND…VCCA8A9VPPOEA10O3O7CE/PGM…圖4.11Intel2716芯片引腳排列圖1.芯片特性

Intel2716:

容量為16K（2K×8位);

存取時間:約450ns;

單一的+5V電源。2.接口方法Intel2716芯片與8位CPU的連接方法如下：①低位地址線、數(shù)據(jù)線直接相連；②工作電源VCC直接與+5V電源相連，編程電源通常由開關(guān)控制；③CE和OE信號分別由CPU高位地址總線和控制總線譯碼后產(chǎn)生，通常采用圖4.12所示的3種方法。圖4.12Intel2716芯片與CPU的連接方法A0~A10譯碼器A11~A15≥1A0~A102716CEM訪問RDOEDOUT（a）A0~A10譯碼器A11~A15A0~A102716CEOE≥1M訪問RDDOUT（b）A0~A10譯碼器A11~A15A0~A102716CEM訪問RDOEDOUT（c）3.接口舉例（1）要求

用2716EPROM芯片為某8位微處理器設(shè)計一個16KB的ROM存儲器。已知該微處理器地址線為A0～A15，數(shù)據(jù)線為D0～D7，“允許訪存”控制信號為M，讀出控制信號為RD。畫出EPROM與CPU的連接框圖。（2）分析(P130)（3）實現(xiàn)(P130,圖4.13)74LS138G2A

G2BG1D0~D7A0~A10Y0CPUA11~A13MO0~O72716(2)OECEO0~O72716(1)OE

CEO0~O72716(3)OECE+5V+25VVPPVCC+5VGNDRDY1Y7…+5V……圖4.13EPROM與CPU連接框圖2k2k二、SRAM與CPU的接口

常用的SRAM芯片有:Intel公司生產(chǎn)的2114、2128、6116、6264、62256等。容量:1K×4,1K×8,2K×8,8K×8,…512K×8現(xiàn)以2114芯片為例對SRAM的芯片特性和接口方法進行介紹。1.芯片特性

Intel2114是一種存儲容量為1K×4位，存取時間最大為450ns的SRAM芯片。如下圖：2.接口方法(P131)3.接口舉例(P132)A5A0A2A1CS-192114……1810VCCA9I/O1A6A4A3A7A8I/O2I/O3WE-符號引腳名

A0~A9地址輸入

I/01~I/04數(shù)據(jù)輸入/輸出

CS-片選

WE-寫允許VCC、GND電源、地采用18引腳封裝，其容量為1K×4位，+5V電源。主要引腳有：10根地址線（A9～A0），4根數(shù)據(jù)線（I/O4～I/O1），寫允許信號和選片信號。Intel2114SRAM

其內(nèi)部結(jié)構(gòu)如右圖所示，主要包括存儲矩陣、地址譯碼器、I/O控制電路、片選及讀/寫控制電路等組成。存儲矩陣是數(shù)據(jù)存儲主體，Intel2114內(nèi)部共有4096個存儲電路，排成64×64的短陣形式。地址譯碼器的輸入為10根線，采用兩級譯碼方式，其中6根用于行譯碼，4根用于列譯碼。I/O控制電路分為輸入數(shù)據(jù)控制電路和列I/O電路，用于對信息的輸入／輸出進行緩沖和控制。片選及讀/寫控制電路用于實現(xiàn)對芯片的選擇及讀／寫控制。

①當器件要進行讀操作時，首先輸入要讀出單元的地址碼（A0～A9），并使WE＝1，則所選存儲單元內(nèi)容（4位）就會通過三態(tài)輸出緩沖器，送到數(shù)據(jù)輸入輸出引腳（I/O0～I/O3）上。②當器件要進行寫操作時，在I/O0～I/O3端輸入要寫入的數(shù)據(jù)，在A0～A9加載地址碼，使控制信號WE

＝0，則會完成一次寫入操作。2114讀寫操作NCCINWERASRASA0A1A2ADD182164DRAM……169VSSCASDOUTA6A3A4A5A7引腳排列圖三、DRAM與CPU的接口

1.芯片特性

Intel2164是一種存儲容量為64K×1位、最大存取時間為200ns、刷新時間間隔為2ms的DRAM

芯片。2.接口方法

DRAM控制器一般由如下部分組成：

①地址多路開關(guān)：

由于要向DRAM芯片分時送出行地址和列地址，所以必須具有多路開關(guān)，把來自CPU的地址變成行地址和列地址分兩次送出。②刷新定時器：

用來定時提供刷新請求。③刷新地址計數(shù)器：

提供刷新的地址，每刷新一行，計數(shù)器自動加1，全部行刷新一遍后自動歸零，重復刷新過程。④仲裁電路：

當來自CPU的訪問存儲器請求和來自刷新定時器的刷新請求同時產(chǎn)生時，對二者的優(yōu)先權(quán)進行裁定。⑤時序發(fā)生器：

提供行地址選通信號RAS、列地址選通信號CAS和寫允許信號WE-，以滿足對存儲器進行訪問及對芯片進行刷新的要求。其邏輯框圖6.17所示。CPU刷新定時器仲裁電路定時發(fā)生器刷新地址計數(shù)器地址多路開關(guān)DRAM讀/寫地址總線地址RASCASWR圖4.17DRAM控制的邏輯框圖AL0~AL7地址鎖存AH0~AH7多路轉(zhuǎn)換器地址鎖存再生計數(shù)器多路轉(zhuǎn)換器列地址行地址OUT0~OUT7例如：

DRAM控制器8203是一種為80X86CPU系統(tǒng)支持DRAM而設(shè)計的接口芯片。它向2164等DRAM芯片提供全部必需的接口信號，其基本功能如下：同步RD/S1WRPCS鎖存再生定時器同步裁決器時序發(fā)生器REFRQ/ALEOSCX0/OP2X1/CLKB0B1/OP1RAS0RAS1RAS2RAS3CASWESACKXACKCAS圖6.188203芯片內(nèi)部結(jié)構(gòu)框3設(shè)計舉例（1）要求

某微機系統(tǒng)CPU為8086且工作方式在最大方式。試用2164DRAM芯片為該系統(tǒng)配置一個256KB的存儲器，其地址空間為00000H～3FFFFH。（2）分析(P131)（3）實現(xiàn)(P132)4.4高速緩沖存儲器接口

思路:

在引入高速緩沖存儲器的系統(tǒng)中，內(nèi)存由兩級存儲構(gòu)成。一級是采用高速靜態(tài)RAM芯片組成的小容量存儲器，即Cache；另一級是用廉價的動態(tài)RAM芯片組成的大容量主存儲器。

程序運行的所有信息存放在主存儲器內(nèi)，而高速緩沖存儲器中存放的是當前使用最多的程序代碼和數(shù)據(jù)，即主存中部分內(nèi)容的副本。CPU訪問存儲器時，首先在Cache中尋找，若尋找成功，通常稱為“命中”，則直接對Cache操作；若尋找失敗，則對主存儲器進行操作，并將有關(guān)內(nèi)容置入Cache。引入Cache是存儲器速度與價格折衷的最佳方法。CPU地址索引機構(gòu)置換控制器高速緩沖存儲器主存段（頁）地址高位地址低位地址地址總線數(shù)據(jù)總線圖6.21Cache結(jié)構(gòu)框圖圖中高速緩沖存儲器用于存入要訪問的內(nèi)容，即當前訪問最多程序代碼和數(shù)據(jù)；地址索引機構(gòu)中存放著與高速緩沖存儲器內(nèi)容相關(guān)的高位地址，當訪問高速緩沖存儲器命中時，用來和地址總線上的低位地址一起形成訪問緩沖存儲器地址；而置換控制器則按照一定的置換算法控制高速緩沖存儲器中內(nèi)容的更新。一、