數(shù)字邏輯第6章1

學(xué)習(xí)要求：掌握門(mén)集成電路、器件、電路電氣方面的基礎(chǔ)知識(shí)，以便構(gòu)建出符合實(shí)際要求的電路和系統(tǒng)。掌握門(mén)電路延時(shí)、觸發(fā)器定時(shí)、時(shí)序電路原理掌握PLD方面的原理第6章背景知識(shí)專(zhuān)題2/2/20231請(qǐng)查資料，半導(dǎo)體硅材料在性能上遇到了什么瓶頸？石墨烯材料有何優(yōu)點(diǎn)？想想看，你還有什么辦法來(lái)提高集成電路的集成度？集成電路中的導(dǎo)電連線是鋁線好還是銅線好？有人說(shuō)，電路的延時(shí)是電路的固有屬性，對(duì)不對(duì)？邏輯函數(shù)有時(shí)延嗎？

思考與報(bào)告6.1第6章背景知識(shí)專(zhuān)題（續(xù)）2/2/20232思考與報(bào)告6.2第6章背景知識(shí)專(zhuān)題（續(xù)）2012年諾貝爾物理學(xué)獎(jiǎng)的獲獎(jiǎng)?wù)邽榉▏?guó)科學(xué)家沙吉·哈羅徹（SergeHaroche）與美國(guó)科學(xué)家大衛(wèi)·溫蘭德（DavidJ.Winland），獲獎(jiǎng)理由是“突破性的試驗(yàn)方法使得測(cè)量和操縱單個(gè)量子系統(tǒng)成為可能”。他們的突破性的方法，使得這一領(lǐng)域的研究朝著基于量子物理學(xué)而建造量子計(jì)算機(jī)邁出了第一步。就如傳統(tǒng)計(jì)算機(jī)在上世紀(jì)的影響那樣，或許量子計(jì)算機(jī)將在本世紀(jì)以同樣根本性的方式改變我們的日常生活。請(qǐng)查資料了解相關(guān)知識(shí)。2012年諾貝爾物理學(xué)獎(jiǎng)2/2/20233習(xí)題

1、自學(xué)軟件Multisim。2、用一個(gè)NMOS管和一個(gè)PMOS管構(gòu)成一個(gè)反相器，測(cè)試它的傳輸特性，寫(xiě)出測(cè)試報(bào)告。3、完成課后習(xí)題：6.4,6.5,6.6,6.7,6.10第6章背景知識(shí)專(zhuān)題（續(xù)）2/2/202346.1設(shè)計(jì)空間集成電路集成度小規(guī)模集成電路（SSI）中規(guī)模集成電路(MSI)大規(guī)模集成電路(LSI)超大規(guī)模集成電路（VLSI）2/2/20235半導(dǎo)體材料常用的半導(dǎo)體材料的特性參數(shù)有：禁帶寬度、電阻率、載流子遷移率(載流子即半導(dǎo)體中參加導(dǎo)電的電子和空穴)、非平衡載流子壽命、位錯(cuò)密度。禁帶寬度由半導(dǎo)體的電子態(tài)、原子組態(tài)決定，反映組成這種材料的原子中價(jià)電子從束縛狀態(tài)激發(fā)到自由狀態(tài)所需的能量。電阻率、載流子遷移率反映材料的導(dǎo)電能力。6.1設(shè)計(jì)空間（續(xù)）2/2/20236石墨烯材料于2004年制成石墨烯材料。石墨烯又稱(chēng)單層石墨，是目前能夠生產(chǎn)出的最薄、最堅(jiān)硬的材料，僅有一個(gè)原子厚，導(dǎo)電速度相當(dāng)于硅的30倍，接近光速。石墨烯被普遍認(rèn)為會(huì)最終替代硅，從而引發(fā)電子工業(yè)革命。安德烈·海姆

康斯坦丁·諾沃肖洛夫

2010年度諾貝爾物理獎(jiǎng)獲得者6.1設(shè)計(jì)空間（續(xù)）2/2/20237

CMOS電路工藝6.1設(shè)計(jì)空間（續(xù)）數(shù)字邏輯將物理量實(shí)際值的無(wú)窮集映射為兩個(gè)子集，隱藏了模擬世界的缺陷。由于在很大范圍內(nèi)的連續(xù)量被表示為同一個(gè)二進(jìn)制值，所以數(shù)字邏輯能夠大大避免元件和電源的變化以及噪聲的影響。2/2/20238—制造業(yè)—由氧化、淀積、離子注入或蒸發(fā)形成新的薄膜或膜層曝光刻蝕硅片測(cè)試和封裝用掩膜版重復(fù)20-30次

CMOS電路工藝2/2/20239

MOS晶體管6.1設(shè)計(jì)空間（續(xù)）

MOS晶體管模型2/2/202310Intel45nm工藝高-k柵介質(zhì)金屬柵極晶體管技術(shù)Gordon.Moore稱(chēng)為是自上世紀(jì)60年代晚期推出多晶硅柵極金屬氧化物半導(dǎo)體(MOS)晶體管以來(lái)，晶體管技術(shù)領(lǐng)域里最重大的突破。高-k柵介質(zhì)+金屬柵極晶體管普通MOS晶體管6.1設(shè)計(jì)空間（續(xù)）2/2/202311

MOS晶體管

電阻特別大，斷開(kāi)狀態(tài)；電阻特別小，導(dǎo)通狀態(tài)。

柵極與其它極之間電阻極大，電流很小，稱(chēng)為漏電流。通過(guò)電容耦合。6.1設(shè)計(jì)空間（續(xù)）2/2/2023126.1設(shè)計(jì)空間（續(xù)）完全互補(bǔ)CMOS電路2/2/202313

CMOS反相器

CMOS電路的開(kāi)關(guān)模型

CMOS邏輯電路很省電6.1設(shè)計(jì)空間（續(xù)）2/2/202314

CMOS與非門(mén)

CMOS或非門(mén)

CMOS邏輯門(mén)的一般形式串聯(lián)的N網(wǎng)絡(luò)并聯(lián)的P網(wǎng)絡(luò)6.1設(shè)計(jì)空間（續(xù)）2/2/202315

CMOS邏輯電平6.1設(shè)計(jì)空間（續(xù)）2/2/202316非反相門(mén)邏輯上的求反是“免費(fèi)”獲得的，而且用少于反相門(mén)所需的晶體管數(shù)目來(lái)設(shè)計(jì)非反相門(mén)電路是不可能的。

CMOS非反相緩沖器、與門(mén)和或門(mén)都可由反相器與相應(yīng)的反相門(mén)連接組成。6.1設(shè)計(jì)空間（續(xù)）2/2/202317CMOS電路的穩(wěn)態(tài)電氣特性根據(jù)右圖，可定義小于2.4伏的電壓為CMOS低輸入電平，而大于2.6伏的電壓為高輸入電平。僅當(dāng)輸入在2.4伏和2.6伏之間時(shí)，反相器產(chǎn)生非邏輯輸出電壓。工程實(shí)踐表明，對(duì)于高、低電平，應(yīng)采用更為保守的規(guī)定。6.1設(shè)計(jì)空間（續(xù)）2/2/2023186.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)對(duì)于高速工藝，出于速度的考慮，扇入通常不超過(guò)4或5個(gè)，大扇入門(mén)往往采用低扇入門(mén)連接而成。扇入：在特定的邏輯系列中，門(mén)電路所具有的輸入端的數(shù)目，被稱(chēng)為該邏輯系列的扇入（系數(shù)）。2/2/202319

扇出：門(mén)電路在不超出其最壞輸出情況的條件下，能夠驅(qū)動(dòng)的輸入端個(gè)數(shù)。扇出不僅依賴于輸出端的特性，還依賴于它驅(qū)動(dòng)的輸入端的特性。度量扇出的方法是采用標(biāo)準(zhǔn)負(fù)載

每個(gè)被驅(qū)動(dòng)的門(mén)的輸入在驅(qū)動(dòng)門(mén)的輸出上提供一個(gè)用標(biāo)準(zhǔn)負(fù)載單元度量的負(fù)載。最大扇出：所能驅(qū)動(dòng)的最大負(fù)載

負(fù)載增大，轉(zhuǎn)換時(shí)間也增大，但不得大于其允許的最大值當(dāng)輸出負(fù)載大于扇出能力時(shí)，產(chǎn)生較大的延時(shí)：

采用多個(gè)門(mén)并行實(shí)現(xiàn)

在輸出端增加緩沖區(qū)6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2/2/202320噪聲容限：一種對(duì)噪聲大小的度量，表示多大的噪聲會(huì)使最壞輸出電壓被破壞成為不可識(shí)別的輸入值。

VOHmin

輸出為高態(tài)時(shí)的最小輸出電壓。

VOLmax

輸出為低態(tài)時(shí)的最大輸出電壓。

VIHmin

能保證被識(shí)別為高態(tài)時(shí)的最小輸入電壓。

VILmax

能保證被識(shí)別為低態(tài)時(shí)的最大輸入電壓。

VCC–0.1伏

地+0.1伏

0.7VCC

0.3VCC6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2/2/202321

輸出電流

IOLmax：輸出低電平且仍能維持輸出電壓不大于VOLmax時(shí)，輸出端能吸收的最大電流，又稱(chēng)為最大灌電流。

IOHmax：輸出高電平且仍能維持輸出電壓不小于VOHmin時(shí)，輸出端可提供的最大電流，又稱(chēng)最大拉電流。若輸入電壓不是非常接近于供電軌道，則“導(dǎo)通”或“斷開(kāi)”都不會(huì)徹底，輸出電壓將偏離供電軌道，門(mén)電路自身的功耗將大大增加。6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2/2/202322轉(zhuǎn)換時(shí)間上升時(shí)間通常比下降時(shí)間長(zhǎng)，與晶體管的導(dǎo)通電阻和負(fù)載電容有關(guān)；可用時(shí)間常數(shù)來(lái)進(jìn)行估計(jì)。6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2/2/202323傳播延遲6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2/2/202324

CMOS電路的功耗交流開(kāi)關(guān)功耗總動(dòng)態(tài)功耗靜態(tài)功耗—很小動(dòng)態(tài)功耗—是主要部分直流開(kāi)關(guān)功耗6.1設(shè)計(jì)空間（續(xù)）---工藝參數(shù)2/2/2023256.2門(mén)的傳輸延遲

tphl：高到低的傳播延時(shí)

tplh：低到高的傳播延時(shí)tpd：取兩者最大值與典型值2/2/2023266.2門(mén)的傳輸延遲（續(xù)）傳輸延時(shí)：對(duì)于給定輸入，輸出在傳輸延時(shí)后發(fā)生變化慣性延時(shí)：如果輸入變化使輸出在一個(gè)小于最小拒絕時(shí)間的間隔內(nèi)發(fā)生兩次變化，那么其中第一次變化將不會(huì)發(fā)生。最小拒絕時(shí)間：不大于傳輸延時(shí)最小拒絕時(shí)間1S慣性延時(shí)2s2/2/2023276.2門(mén)的傳輸延遲（續(xù)）

實(shí)際電路中的延時(shí)構(gòu)成門(mén)扇出所接容性負(fù)載的影響：門(mén)的實(shí)際扇出布線電容的影響：取決于集成電路的布線例6-1基于扇出的門(mén)延時(shí)估計(jì)4輸入與非門(mén)，輸出接入：連接4輸入或非門(mén)—0.8標(biāo)準(zhǔn)負(fù)載，3個(gè)輸入與非門(mén)---1.00標(biāo)準(zhǔn)負(fù)載反相器---1.00標(biāo)準(zhǔn)負(fù)載忽略布線延時(shí)

tpd=0.07+0.021*SLns=0.07+0.021*(0.8+1.0+1.0)=0.129ns2/2/2023286.3觸發(fā)器定時(shí)建立時(shí)間ts：時(shí)鐘變化使輸入發(fā)生改變之前，輸入必須維持一段時(shí)間不變。保持時(shí)間th：時(shí)鐘變化使輸出發(fā)生改變之后，輸入必須保持一段時(shí)間不變。時(shí)鐘脈沖寬度tw：保證主鎖存器有足夠的時(shí)間來(lái)正確地捕獲輸入值。觸發(fā)器的傳播延時(shí)tp-：定義為時(shí)鐘觸發(fā)邊沿與輸出穩(wěn)定為一個(gè)新值之間的時(shí)間間隔。

觸發(fā)器對(duì)輸入與時(shí)鐘的響應(yīng)定時(shí)定時(shí)參數(shù)與脈沖觸發(fā)器與邊沿觸發(fā)器有關(guān)2/2/2023296.3觸發(fā)器定時(shí)(續(xù))tpmin>thTs=twTs<tw2/2/2023306.4時(shí)序電路定時(shí)從輸入到輸出的最大延遲與電路能正常工作的最大頻率fmax分析電路的性能Fmax為最小時(shí)鐘周期tp的倒數(shù)，最小時(shí)鐘周期tp為兩個(gè)時(shí)鐘觸發(fā)沿間最長(zhǎng)延遲，路徑上的延遲可分為以下3部分：觸發(fā)器傳播延遲tpd，ff路徑上一系列門(mén)產(chǎn)生的組合延遲tpd，comb觸發(fā)器的建立時(shí)間tstslack為時(shí)鐘周期內(nèi)路徑上信號(hào)傳播需要的額外時(shí)間2/2/2023316.4時(shí)序電路定時(shí)（續(xù)）2/2/2023326.4時(shí)序電路定時(shí)（續(xù)）Tp=tslack+（tpd，ff+tpd，comb+ts）Tp≥MAX（tpd+tcomb+ts）=tp，min2/2/2023336.4時(shí)序電路定時(shí)（續(xù)）1.5ns=tslack+0.2+1.3+0.1=tslack+1.6ns設(shè)所有觸發(fā)器相同，tpd=0.2ns，ts=0.1ns，最大tpd，comb為1.3ns，且tp設(shè)置為1.5ns例6-2時(shí)鐘周期與頻率估算tslack=-0.1ns，說(shuō)明tp設(shè)置過(guò)小，tp應(yīng)該≥tp，min=1.6nsFmax=1/1.6ns=625MHZ觸發(fā)器的保持時(shí)間th與時(shí)鐘偏移有關(guān)，時(shí)鐘偏移也會(huì)影響時(shí)鐘頻率2/2/2023346.5異步交互異步電路中，狀態(tài)的改變與時(shí)鐘不同步，任何輸入變化都可能引起狀態(tài)發(fā)生改變。若將觸發(fā)器與鎖存器的時(shí)鐘看做普通輸入，觸發(fā)器與鎖存器也就是異步電路異步電路的設(shè)計(jì)相當(dāng)困難由于速度與功耗的問(wèn)題，同步電路的時(shí)鐘的使用也有局限，探索采用異步電路的設(shè)計(jì)同步電路輸出驅(qū)動(dòng)異步電路的問(wèn)題主要是組合冒險(xiǎn)異步電路驅(qū)動(dòng)同步電路或兩個(gè)同步電路的時(shí)鐘不同步，會(huì)出現(xiàn)亞穩(wěn)態(tài)的現(xiàn)象2/2/2023356.6同步與亞穩(wěn)態(tài)電路舉例：S0(y0，y1，y2=1,0,0)時(shí)，RDY=1，電路在S0（1,0,0）、S1（0,1,0）和S2（0,0,1）之間循環(huán)

RDY=0，維持S0，直到RDY=1跳轉(zhuǎn)至S1。同樣，RDY=0時(shí)可使S1可跳轉(zhuǎn)至S2，S2跳轉(zhuǎn)至S0.其它狀態(tài)組合無(wú)效2/2/2023366.6同步與亞穩(wěn)態(tài)（續(xù)）RDY0↑1，接近時(shí)鐘正邊沿，小于建立時(shí)間與保持時(shí)間，y0、y1狀態(tài)相同，進(jìn)入（0,0,0）無(wú)效態(tài)，電路鎖定，故障。RDY0↑1，接近時(shí)鐘正邊沿，小于建立時(shí)間與保持時(shí)間，y0、y1狀態(tài)相同，進(jìn)入（1,1,0）無(wú)效態(tài)，并導(dǎo)致非法狀態(tài)序列循環(huán)110,011,101，電路失效。2/2/2023376.6同步與亞穩(wěn)態(tài)（續(xù)）同步觸發(fā)器在原電路中加入一個(gè)D觸發(fā)器，異步信號(hào)RDY接入D觸發(fā)器，其輸出RDY_S與時(shí)鐘同步，RDY_S不會(huì)在建立時(shí)間和保持時(shí)間內(nèi)變化。若RDY在建立時(shí)間和保持時(shí)間內(nèi)變化，觸發(fā)器如何反應(yīng)？2/2/2023386.6同步與亞穩(wěn)態(tài)（續(xù)）RDY可能被觸發(fā)器立即感知RDY也可能在下一個(gè)周期被觸發(fā)器感知。若有實(shí)時(shí)要求，本電路滿足不了。2/2/202339亞穩(wěn)態(tài)6.6同步與亞穩(wěn)態(tài)（續(xù)）2/2/2023406.7同步電路陷井自殺計(jì)數(shù)器以同步電路出現(xiàn)的異步電路自殺計(jì)數(shù)器以同步電路出現(xiàn)的異步電路正常計(jì)數(shù)序列：0、1、2、3、4、5當(dāng)計(jì)數(shù)為（0110）時(shí)產(chǎn)生復(fù)位信號(hào)，與非門(mén)輸出0,4觸發(fā)器清零此時(shí)，若A2比A1早一點(diǎn)變?yōu)?，在計(jì)數(shù)器可靠復(fù)位前，與非門(mén)輸出為1，則結(jié)果為0010，而不是00002/2/2023416.8可編程實(shí)現(xiàn)技術(shù)1956年，周文俊在紐約加頓城的美國(guó)保殊艾瑪公司工作，并發(fā)明了PROM使用閃存的BIOSEPROM移動(dòng)存儲(chǔ)卡2/2/2023426.8可