廣東海洋大學 數(shù)字電路邏輯設計 課件第六章

第六章時序邏輯電路

6.1時序邏輯電路的基本概念一、時序邏輯電路的結構及特點時序邏輯電路——任何一個時刻的輸出狀態(tài)不僅取決于當時的輸入信號，還與電路的原狀態(tài)有關。時序電路的特點：（1）含有具有記憶元件（最常用的是觸發(fā)器）。（2）具有反饋通道。一、時序邏輯電路分析的一般步驟

1．由邏輯圖寫出下列各邏輯方程式：（1）各觸發(fā)器的時鐘方程。（2）時序電路的輸出方程。（3）各觸發(fā)器的驅(qū)動方程。

2．將驅(qū)動方程代入相應觸發(fā)器的特征方程，求得時序邏輯電路的狀態(tài)方程。

3．根據(jù)狀態(tài)方程和輸出方程，列出該時序電路的狀態(tài)表，畫出狀態(tài)圖或時序圖。4．根據(jù)電路的狀態(tài)表或狀態(tài)圖說明給定時序邏輯電路的邏輯功能。6.2時序邏輯電路的一般分析方法二、同步時序邏輯電路的分析舉例例1：試分析下圖所示的時序邏輯電路。解：該電路為同步時序邏輯電路，時鐘方程可以不寫。（1）寫出輸出方程：

（2）寫出驅(qū)動方程：（3）寫出JK觸發(fā)器的特征方程，然后將各驅(qū)動方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程：（4）作狀態(tài)轉換表及狀態(tài)圖①當X=0時：觸發(fā)器的次態(tài)方程簡化為：輸出方程簡化為：由此作出狀態(tài)表及狀態(tài)圖。1Q0Q000110/0/0/1X=0時的狀態(tài)圖JK觸發(fā)器啊就是代入而已?、诋擷=1時：觸發(fā)器的次態(tài)方程簡化為：輸出方程簡化為：由此作出狀態(tài)表及狀態(tài)圖。將X=0與X=1的狀態(tài)圖合并起來得完整的狀態(tài)圖。X=1時的狀態(tài)圖1QQ0001001/1/0/00/1表示：當X=0，Z輸出1；1/0表示：當X=1時，Y輸出0.根據(jù)狀態(tài)表或狀態(tài)圖，可畫出在CP脈沖作用下電路的時序圖。（5）畫時序波形圖。（6）邏輯功能分析：當X=1時，按照減1規(guī)律從10→01→00→10循環(huán)變化，并每當轉換為00狀態(tài)（最小數(shù)）時，輸出Z=1。該電路一共有3個狀態(tài)00、01、10。當X=0時，按照加1規(guī)律從00→01→10→00循環(huán)變化，并每當轉換為10狀態(tài)（最大數(shù)）時，輸出Z=1。所以該電路是一個可控的3進制計數(shù)器。0/00001100/00/11/11/01/0例1完整的狀態(tài)圖CP1=Q0（當FF0的Q0由0→1時，Q1才可能改變狀態(tài)。）三、異步時序邏輯電路的分析舉例例2：試分析下圖所示的時序邏輯電路該電路為異步時序邏輯電路。具體分析如下：（1）寫出各邏輯方程式。①時鐘方程：CP0=CP（時鐘脈沖源的上升沿觸發(fā)。）②輸出方程：③各觸發(fā)器的驅(qū)動方程：（3）作狀態(tài)轉換表。（2）將各驅(qū)動方程代入D觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程：（CP由0→1時此式有效）

（Q0由0→1時此式有效）

（4）作狀態(tài)轉換圖、時序圖。（5）邏輯功能分析由狀態(tài)圖可知：該電路一共有4個狀態(tài)00、01、10、11，在時鐘脈沖作用下，按照減1規(guī)律循環(huán)變化，所以是一個4進制減法計數(shù)器，Z是借位信號。計數(shù)器——用以統(tǒng)計輸入脈沖CP個數(shù)的電路。6.3計數(shù)器計數(shù)器的分類：（2）按數(shù)字的增減趨勢可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。（1）按計數(shù)進制可分為二進制計數(shù)器和非二進制計數(shù)器。非二進制計數(shù)器中最典型的是十進制計數(shù)器。（3）按計數(shù)器中觸發(fā)器翻轉是否與計數(shù)脈沖同步分為同步計數(shù)器和異步計數(shù)器。

一、二進制計數(shù)器1．二進制異步計數(shù)器（1）二進制異步加法計數(shù)器（4位）工作原理：4個JK觸發(fā)器都接成T’觸發(fā)器。每當Q2由1變0，F(xiàn)F3向相反的狀態(tài)翻轉一次。每來一個CP的下降沿時，F(xiàn)F0向相反的狀態(tài)翻轉一次；每當Q0由1變0，F(xiàn)F1向相反的狀態(tài)翻轉一次；每當Q1由1變0，F(xiàn)F2向相反的狀態(tài)翻轉一次；用“觀察法”作出該電路的時序波形圖和狀態(tài)圖。由時序圖可以看出，Q0、Ql、Q2、Q3的周期分別是計數(shù)脈沖(CP)周期的2倍、4倍、8倍、16倍，因而計數(shù)器也可作為分頻器。（2）二進制異步減法計數(shù)器用4個上升沿觸發(fā)的D觸發(fā)器組成的4位異步二進制減法計數(shù)器。工作原理：D觸發(fā)器也都接成T’觸發(fā)器。

由于是上升沿觸發(fā)，則應將低位觸發(fā)器的Q端與相鄰高位觸發(fā)器的時鐘脈沖輸入端相連，即從Q端取借位信號。它也同樣具有分頻作用。二進制異步減法計數(shù)器的時序波形圖和狀態(tài)圖。在異步計數(shù)器中，高位觸發(fā)器的狀態(tài)翻轉必須在相鄰觸發(fā)器產(chǎn)生進位信號（加計數(shù)）或借位信號（減計數(shù)）之后才能實現(xiàn)，所以工作速度較低。為了提高計數(shù)速度，可采用同步計數(shù)器。

2．二進制同步計數(shù)器（1）二進制同步加法計數(shù)器由于該計數(shù)器的翻轉規(guī)律性較強，只需用“觀察法”就可設計出電路：因為是“同步”方式，所以將所有觸發(fā)器的CP端連在一起，接計數(shù)脈沖。

然后分析狀態(tài)圖，選擇適當?shù)腏K信號。分析狀態(tài)圖可見：FF0：每來一個CP，向相反的狀態(tài)翻轉一次。所以選J0=K0=1。FF1：當Q0=1時，來一個CP，向相反的狀態(tài)翻轉一次。所以選J1=K1=Q0。FF2：當Q0Q1=1時，來一個CP，向相反的狀態(tài)翻轉一次。所以選J2=K2=Q0Q1FF3：當Q0Q1Q3=1時，來一個CP，向相反的狀態(tài)翻轉一次。所以選J3=K3=Q0Q1Q3（2）二進制同步減法計數(shù)器分析4位二進制同步減法計數(shù)器的狀態(tài)表，很容易看出，只要將各觸發(fā)器的驅(qū)動方程改為：將加法計數(shù)器和減法計數(shù)器合并起來，并引入一加/減控制信號X便構成4位二進制同步可逆計數(shù)器，各觸發(fā)器的驅(qū)動方程為：就構成了4位二進制同步減法計數(shù)器。（3）二進制同步可逆計數(shù)器當控制信號X=1時，F(xiàn)F1～FF3中的各J、K端分別與低位各觸發(fā)器的Q端相連，作加法計數(shù)。作出二進制同步可逆計數(shù)器的邏輯圖：當控制信號X=0時，F(xiàn)F1～FF3中的各J、K端分別與低位各觸發(fā)器的端相連，作減法計數(shù)。兩者結合實現(xiàn)了可逆計數(shù)器的功能。3．集成二進制計數(shù)器舉例（1）4位二進制同步加法計數(shù)器74161①異步清零。74161具有以下功能：③計數(shù)。②同步并行預置數(shù)。RCO為進位輸出端。④保持。（2）4位二進制同步可逆計數(shù)器74191二、非二進制計數(shù)器N進制計數(shù)器又稱模N計數(shù)器。當N=2n時，就是前面討論的n位二進制計數(shù)器；當N≠2n時，為非二進制計數(shù)器。非二進制計數(shù)器中最常用的是十進制計數(shù)器。1．8421BCD碼同步十進制加法計數(shù)器用前面介紹的同步時序邏輯電路分析方法對該電路進行分析。（1）寫出驅(qū)動方程：然后將各驅(qū)動方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的次態(tài)方程：（2）轉換成次態(tài)方程：先寫出JK觸發(fā)器的特性方程（3）作狀態(tài)轉換表。設初態(tài)為Q3Q2Q1Q0=0000，代入次態(tài)方程進行計算，得狀態(tài)轉換表如下表所示。（4）作狀態(tài)圖及時序圖。（5）檢查電路能否自啟動

用同樣的分析的方法分別求出6種無效狀態(tài)下的次態(tài)，得到完整的狀態(tài)轉換圖?？梢?，該計數(shù)器能夠自啟動。由于電路中有4個觸發(fā)器，它們的狀態(tài)組合共有16種。而在8421BCD碼計數(shù)器中只用了10種，稱為有效狀態(tài)。其余6種狀態(tài)稱為無效狀態(tài)。當由于某種原因，使計數(shù)器進入無效狀態(tài)時，如果能在時鐘信號作用下，最終進入有效狀態(tài)，我們就稱該電路具有自啟動能力。2．集成十進制計數(shù)器舉例（1）8421BCD碼同步加法計數(shù)器74160（2）二—五—十進制異步加法計數(shù)器74290二進制計數(shù)器的時鐘輸入端為CP1，輸出端為Q0；五進制計數(shù)器的時鐘輸入端為CP2，輸出端為Q1、Q2、Q3。74290包含一個獨立的1位二進制計數(shù)器和一個獨立的異步五進制計數(shù)器。如果將Q0與CP2相連，CP1作時鐘脈沖輸入端，Q0～Q3作輸出端，則為8421BCD碼十進制計數(shù)器。

74290的功能：

①異步清零。

③計數(shù)。

②異步置數(shù)（置9）。三、集成計數(shù)器的應用（1）同步級聯(lián)。例1：用兩片4位二進制加法計數(shù)器74161采用同步級聯(lián)方式構成的8位二進制同步加法計數(shù)器，模為16×16=256。1．計數(shù)器的級聯(lián)（2）異步級聯(lián)例2：用兩片74191采用異步級聯(lián)方式構成8位二進制異步可逆計數(shù)器。（3）用計數(shù)器的輸出端作進位/借位端有的集成計數(shù)器沒有進位/借位輸出端，這時可根據(jù)具體情況，用計數(shù)器的輸出信號Q3、Q2、Q1、Q0產(chǎn)生一個進位/借位。例3：如用兩片74290采用異步級聯(lián)方式組成的二位8421BCD碼十進制加法計數(shù)器。模為10×10=1002．組成任意進制計數(shù)器（1）異步清零法異步清零法適用于具有異步清零端的集成計數(shù)器。例4：用集成計數(shù)器74160和與非門組成的6進制計數(shù)器。（2）同步清零法同步清零法適用于具有同步清零端的集成計數(shù)器。例5：用集成計數(shù)器74163和與非門組成的6進制計數(shù)器。（3）異步預置數(shù)法異步預置數(shù)法適用于具有異步預置端的集成計數(shù)器。例6：用集成計數(shù)器74191和與非門組成的余3碼10進制計數(shù)器。（4）同步預置數(shù)法同步預置數(shù)法適用于具有同步預置端的集成計數(shù)器。例7：用集成計數(shù)器74160和與非門組成的7進制計數(shù)器。例8用74160組成48進制計數(shù)器。

先將兩芯片采用同步級聯(lián)方式連接成100進制計數(shù)器，然后再用異步清零法組成了48進制計數(shù)器。解：因為N＝48，而74160為模10計數(shù)器，所以要用兩片74160構成此計數(shù)器。3．組成分頻器前面提到，模N計數(shù)器進位輸出端輸出脈沖的頻率是輸入脈沖頻率的1/N，因此可用模N計數(shù)器組成N分頻器。解：

因為32768=215，經(jīng)15級二分頻，就可獲得頻率為1Hz的脈沖信號。因此將四片74161級聯(lián)，從高位片（4）的Q2輸出即可。例9

某石英晶體振蕩器輸出脈沖信號的頻率為32768Hz，用74161組成分頻器，將其分頻為頻率為1Hz的脈沖信號。4．組成序列信號發(fā)生器序列信號——在時鐘脈沖作用下產(chǎn)生的一串周期性的二進制信號。例10：用74161及門電路構成序列信號發(fā)生器。其中74161與G1構成了一個模5計數(shù)器。，因此，這是一個01010序列信號發(fā)生器，序列長度P=5。6.4數(shù)碼寄存器與移位寄存器集成數(shù)碼寄存器74LSl75：一、數(shù)碼寄存器數(shù)碼寄存器——存儲二進制數(shù)碼的時序電路組件74LS175的功能:RD是異步清零控制端。D0～D3是并行數(shù)據(jù)輸入端，CP為時鐘脈沖端。Q0～Q3是并行數(shù)據(jù)輸出端。二、移位寄存器

移位寄存器——不但可以寄存數(shù)碼，而且在移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移動1位。1．單向移位寄存器（1）右移寄存器（D觸發(fā)器組成的4位右移寄存器）右移寄存器的結構特點：左邊觸發(fā)器的輸出端接右鄰觸發(fā)器的輸入端。設移位寄存器的初始狀態(tài)為0000，串行輸入數(shù)碼DI=1101，從高位到低位依次輸入。其狀態(tài)表如下：右移寄存器的時序圖：

由于右移寄存器移位的方向為DI→Q0→Q1→Q2→Q3，即由低位向高位移，所以又稱為上移寄存器。在4個移位脈沖作用下，輸入的4位串行數(shù)碼1101全部存入了寄存器中。這種輸入方式稱為串行輸入方式。（2）左移寄存器2．雙向移位寄存器

將右移寄存器和左移寄存器組合起來，并引入一控制端S便構成既可左移又可右移的雙向移位寄存器。左移寄存器的結構特點：右邊觸發(fā)器的輸出端接左鄰觸發(fā)器的輸入端。當S=1時，D0=DSR、D1=Q0、D2=Q1、D3=Q2，實現(xiàn)右移操作；其中，DSR為右移串行輸入端，DSL為左移串行輸入端。當S=0時，D0=Q1、D1=Q2、D2=Q3、D3=DSL，實現(xiàn)左移操作。三、集成移位寄存器7419474194為四位雙向移位寄存器。Q0和Q3分別是左移和右移時的串行輸出端，Q0、Q1、Q2和Q3為并行輸出端。DSL和DSR分別是左移和右移串行輸入。D0、D1、D2和D3是并行輸入端。74194的功能表：四、移位寄存器構成的移位型計數(shù)器1.環(huán)形計數(shù)器環(huán)形計數(shù)器的特點：電路簡單，N位移位寄存器可以計N個數(shù)，實現(xiàn)模N計數(shù)器。狀態(tài)為1的輸出端的序號等于計數(shù)脈沖的個數(shù)，通常不需要譯碼電路。2．扭環(huán)形計數(shù)器為了增加有效計數(shù)狀態(tài)，擴大計數(shù)器的模，可用扭環(huán)形計數(shù)器。一般來說，N位移位寄存器可以組成模2N的扭環(huán)形計數(shù)器，只需將末級輸出反相后，接到串行輸入端。6.5同步時序邏輯電路的設計方法一、同步時序邏輯電路的設計方法1．同步時序邏輯電路的設計步驟（3）狀態(tài)分配，又稱狀態(tài)編碼。即把一組適當?shù)亩M制代碼分配給簡化狀態(tài)圖（表）中各個狀態(tài)。（1）根據(jù)設計要求，設定狀態(tài)，導出對應狀態(tài)圖或狀態(tài)表。（2）狀態(tài)化簡。消去多余的狀態(tài)，得簡化狀態(tài)圖（表）。（4）選擇觸發(fā)器的類型。（5）根據(jù)編碼狀態(tài)表以及所采用的觸發(fā)器的邏輯功能，導出待設計電路的輸出方程和驅(qū)動方程。（6）根據(jù)輸出方程和驅(qū)動方程畫出邏輯圖。（7）檢查電路能否自啟動。2．同步計數(shù)器的設計舉例例1設計一個同步5進制加法計數(shù)器（2）狀態(tài)分配，列狀態(tài)轉換編碼表。(1）根據(jù)設計要求，設定狀態(tài)，畫出狀態(tài)轉換圖。該狀態(tài)圖不須化簡。（3）選擇觸發(fā)器。選用JK觸發(fā)器。（4）求各觸發(fā)器的驅(qū)動方程和進位輸出方程。列出JK觸發(fā)器的驅(qū)動表，畫出電路的次態(tài)卡諾圖。根據(jù)次態(tài)卡諾圖和JK觸發(fā)器的驅(qū)動表可得各觸發(fā)器的驅(qū)動卡諾圖：再畫出輸出卡諾圖

可得電路的輸出方程：（5）將各驅(qū)動方程與輸出方程歸納如下：（6）畫邏輯圖。利用邏輯分析的方法畫出電路完整的狀態(tài)圖。（7）檢查能否自啟動可見，如果電路進入無效狀態(tài)101、110、111時，在CP脈沖作用下，分別進入有效狀態(tài)010、010、000。所以電路能夠自啟動。3．一般時序邏輯電路的設計舉例典型的時序邏輯電路具有外部輸入變量X，所以設計過程要復雜一些。S0——初始狀態(tài)或沒有收到1時的狀態(tài)；例2

設計一個串行數(shù)據(jù)檢測器。該檢測器有一個輸入端X，它的功能是對輸入信號進行檢測。當連續(xù)輸入三個1（以及三個以上1）時，該電路輸出Y=1，否則輸出Y=0。解：

（1）根據(jù)設計要求，設定狀態(tài):：S2——連續(xù)收到兩個1后的狀態(tài)；S1——收到一個1后的狀態(tài)；S3——連續(xù)收到三個1（以及三個以上1）后的狀態(tài)。（3）狀態(tài)化簡。觀察上圖可知，S2和S3是等價狀態(tài)，所以將S2和S3合并，并用S2表示，得簡化狀態(tài)圖:（2）根據(jù)題意可畫出原始狀態(tài)圖：（4）狀態(tài)分配。該電路有3個狀態(tài)，可以用2位二進制代碼組合（00、01、10、11）中的三個代碼表示。本例取S0=00、S1=01、S2=11。（5）選擇觸發(fā)器。本例選用2個D觸發(fā)器。1/00/01/00/00/0X/Y1/1Q1Q0000111例2編碼后的狀態(tài)圖（6）求出狀態(tài)方程、驅(qū)動方程和輸出方程。列出D觸發(fā)器的驅(qū)動表、畫出電路的次態(tài)和輸出卡諾圖。由輸出卡諾圖可得電路的輸出方程：根據(jù)次態(tài)卡諾圖和D觸發(fā)器的驅(qū)動表可得各觸發(fā)器的驅(qū)動卡諾圖：由各驅(qū)動卡諾圖可得電路的驅(qū)動方程：（7）畫邏輯圖

根據(jù)驅(qū)動方程和輸出方程，畫出邏輯圖。（8）檢查能否自啟動。二、異步時序邏輯電路的設計方法

異步時序電路的設計比同步電路多一步，即求各觸發(fā)器的時鐘方