Verilog硬件描述語言實例

10.6

D觸發(fā)器//例10.6.1moduled_ff(q,d,clk); outputq;inputd,clk;

regq; always@(posedge

clk) q=d;

endmodule

1.

Verilog

語言描述2.

程序說明上升沿和下降沿檢測語句功能表

From\to01XZ0noposedgeposedgeposedge1negedgeNonegedgenegedgeXnegedgeposedgenoNoZnegedgeposedgenoNo上升沿觸發(fā)指變量值從0變?yōu)?、0變?yōu)閤和z、或者從x，z變?yōu)?，用posedge表示。下降沿觸發(fā)指變量值從1變?yōu)?、1變?yōu)閤和z或者從x，z變?yōu)?，用negedge表示。3．仿真結(jié)果例10.6.1的仿真電路圖：

例10.6.1的仿真波形圖：

Verilog語言有兩種賦值方式：連續(xù)賦值assign和過程賦值。過程賦值用來更新寄存器類型變量的值，過程賦值包括阻塞賦值“=”和非阻塞賦值“<=”兩種。//例10.6.2moduled_ff(q1,q2,d,clk); outputq1,q2;inputd,clk;

regq1,q2; always@(posedge

clk) beginq1=d;q2=q1;end

endmodule阻塞賦值：

阻塞賦值“=”：這種賦值方式是立即執(zhí)行。也就是說執(zhí)行下一條語句時，q1已等于d。在clk時鐘的上升沿，q1=d和q2=q1兩條語句是先后執(zhí)行的，最后結(jié)果相當(dāng)于q1n+1=dn，q2n+1=qn+1=dn。非阻塞賦值：

//例10.6.3moduled_ff(q1,q2,d,clk); outputq1,q2;inputd,clk;

regq1,q2; always@(posedge

clk) begin q1<=d;q2<=q1;end

endmodule

非阻塞過程賦值語句不會阻塞進程，直到整個塊的操作執(zhí)行完才一次完成賦值操作。用于幾個寄存器需要同一時刻賦值的情況。q1n+1=dn，q2n+1=q1n=dn-1例10.6.2的仿真波形圖：例10.6.3的仿真波形圖：

10.7

計數(shù)器10.7.14位二進制加法計數(shù)器1.Verilog語言描述//例10.7.1modulecount4(out,reset,clk);output[3:0]out;inputreset,clk;reg[3:0]out;always@(posedge

clk)beginif(reset)out<=0;//同步清零elseout<=out+1;//計數(shù)end

endmodule2.

程序說明這個計數(shù)器只有同步復(fù)位和計數(shù)功能。時鐘的上升沿有效，當(dāng)clk信號的上升沿到來時，如果清零信號為1，則計數(shù)器清零，否則計數(shù)器進行計數(shù)。3．仿真結(jié)果例10.7.1的仿真電路圖

例10.7.1的仿真波形圖:

由仿真電路圖可知例10.7.1實現(xiàn)了4位二進制加法計數(shù)器的邏輯功能。reset為高電平時，計數(shù)器清零。10.7.2同步置數(shù)同步清零加法計數(shù)器

//例10.7.2modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedge

clk)//clk上升沿觸發(fā)beginif(!reset)out<=8'h00;//同步清零，低電平有效elseif(!load)out<=data; //同步預(yù)置elseout<=out+1; //計數(shù)end

endmodule1.

Verilog

語言描述2.程序說明

clkresetloadout0x清零10置數(shù)（data）11計數(shù)計數(shù)器功能表

這是一個8位計數(shù)器，計數(shù)范圍為0到255，上升沿到來時計數(shù)，具有同步置數(shù)和同步清零功能，在時鐘的上升沿進行判斷。3．仿真結(jié)果例10.7.2的仿真波形圖：

由圖可知，當(dāng)reset=0時，計數(shù)器清零；reset=1、load=0時計數(shù)器置數(shù)；當(dāng)reset=1、load=1時，計數(shù)器計數(shù)。10.7.3

異步清零計數(shù)器1.Verilog語言描述//例10.7.3modulecount2(out,reset,clk);output[7:0]out；inputclk,reset；reg[7:0]out；always@(posedge

clkornegedgereset)begin

if(!reset)out<=0；elseout<=out+1; //計數(shù)end

endmodule2.

仿真結(jié)果例10.7.3的仿真電路圖：

例10.7.3的仿真波形圖：

10.7.4扭環(huán)型計數(shù)器態(tài)序Q3Q2

Q1Q0F態(tài)序Q3Q2Q1Q0F000001000101110001110010211001201001311101310101411110411010501110501101600110610110700010701010扭環(huán)型計數(shù)器狀態(tài)轉(zhuǎn)換表

1.Verilog語言描述//例10.7.4modulejohnson(clk,clr,out);inputclk,clr;output[3:0]out;reg[3:0]out;always@(posedge

clkornegedge

clr)beginif(!clr)out<=4'h0;elsebeginout<=(out>>1);out[3]<=~out[0];endend

endmodule2．程序說明程序行1的out<=(out>>1)語句使用了右移運算符來實現(xiàn)右移運算功能，移位運算符包括右移位運算符“>>”和左移位運算符“<<”。其使用方法如下：

a>>n

或a<<n

a代表要進行移位的操作數(shù)，n代表要移幾位。這種移位運算都用0來填補移出的空位。3.

仿真結(jié)果例10.7.4的仿真電路圖：例10.7.4的仿真波形圖：10.8狀態(tài)機

在有限的狀態(tài)內(nèi)，在時鐘的驅(qū)動下，通過給定初始狀態(tài)，能夠自動完成狀態(tài)間的循環(huán)和相應(yīng)狀態(tài)輸出的時序邏輯電路。1.狀態(tài)機的概念0/00/01/01/01/01/10/00/010狀態(tài)轉(zhuǎn)換圖din/op用觸發(fā)器設(shè)計狀態(tài)機用觸發(fā)器設(shè)計狀態(tài)機C11J1KFF1C11J1KFF2dinCPop23（b）Mealy型狀態(tài)機結(jié)構(gòu)圖

（a）Moore型狀態(tài)機結(jié)構(gòu)圖輸出為當(dāng)前狀態(tài)的函數(shù)。輸出為當(dāng)前狀態(tài)和輸入的函數(shù)。2.狀態(tài)機的分類10.8.1Moore型狀態(tài)機Moore型狀態(tài)機的結(jié)構(gòu)圖：

Moore型狀態(tài)機的狀態(tài)圖

modulemoore(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;//第一個always進程——時序邏輯電路always@(posedge

clk)begincurrent_state<=next_state;endS0:beginop=0;

if(din==0)

next_state=S0;

else

next_state=S1;end//第二個always進程——組合邏輯電路always@(current_stateordin)begincase(current_state)S1:beginop=1;if(din==1)

next_state=S1;

else

next_state=S2;endS2:beginop=0;

if(din==1)

next_state=S2;

else

next_state=S3;endS3:beginop=0;

if(din==0)

next_state=S3;

else

next_state=S0;enddefault://case缺省項，防止產(chǎn)生鎖存器beginop=0;

next_state=S0;endendcaseendendmodule

(4)Mealy型狀態(tài)機的Verilog語言描述

Mealy型狀態(tài)機結(jié)構(gòu)圖

Mealy型狀態(tài)機狀態(tài)圖

Mealy型：輸出是當(dāng)前狀態(tài)和輸入的函數(shù)。module

mealy_machine(clk,din,op);inputclk,din;outputop;reg[1:0]current_state,next_state;regop;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;//第一個always進程——時序邏輯電路always@(posedge

clk)begincurrent_state<=next_state;end//第二個always進程always@(current_stateordin)begincase(current_state)S0:begin

if(din==0)begin

next_state=S0;op=0;end

elsebegin

next_state=S1;op=1;endendS1:begin

if(din==1)begin

next_state=S1;op=1;end

elsebegin

next_state=S2;op=0;endendS2:begin

if(din==1)begin

next_state=S2;op=0;end

elsebegin

next_state=S3;op=1;endendS3:begin

if(din==0)begin

next_state=S3;op=0;end

elsebegin

next_state=S0;op=1;endenddefault:begin//case缺省項，防止產(chǎn)生鎖存器op=0;

next_state=S0;endendcaseendendmoduleMealy型狀態(tài)機的仿真波形圖Moore型狀態(tài)機的仿真波形圖輸入或狀態(tài)改變時，輸出立即改變。狀態(tài)的變化決定輸出的變化。仿真結(jié)果自動售貨機功能：(4)用狀態(tài)機設(shè)計一個自動售貨機

它的投幣口每次只能投入一枚五角或一元的硬幣。投入一元五角錢硬幣后機器自動給出一杯飲料；投入兩元（兩枚一元）硬幣后，在給出飲料的同時找回一枚五角的硬幣，投幣時只能一個一個地投。根據(jù)設(shè)計要求，共有7個變量，分別為：clk：時鐘輸入；

reset：系統(tǒng)復(fù)位信號；

half_dollar：代表投入5角硬幣；

one_dollar：代表投入1元硬幣；

half_out：售貨機找回一枚5角硬幣信號；

dispense：機器售出一瓶飲料；

collect：提示投幣者取走飲料。設(shè)計分析：輸入：高位一元，低位五角；

00—不投幣，01

—投幣五角，10—投幣一元；輸出：高位為售出飲料，低位為找回五角硬幣；

00—沒有輸出，10—售出飲料，11—售出飲料的同時找回五角硬幣。狀態(tài)轉(zhuǎn)換圖的確定one_dollar

half_dollar/dispensehalf_out/*clk：時鐘；

reset:

系統(tǒng)復(fù)位

輸入：half_dollar:投入五角硬幣；one_dollar:投入一元硬幣；

狀態(tài)：idle:空閑狀態(tài)；half:五角硬幣狀態(tài)；one:一元硬幣狀態(tài)；

輸出：dispense:售出一瓶飲料；half_out:找回五角硬幣；collect:提示投幣者取走飲料*/Verilog語言描述modulemachine(one_dollar,half_dollar,collect,half_out,dispense,reset,clk);parameteridle=2'b00,half=2'b01,one=2'b10;input

one_dollar,half_dollar,reset,clk;outputcollect,half_out,dispense;regcollect,half_out,dispense;reg[1:0]D;//always進程always@(posedge

clk)beginif(reset)//當(dāng)reset為1時，系統(tǒng)復(fù)位，初始為idle狀態(tài)begindispense=0;collect=0;

half_out=0;D=idle;endelsecase(D)idle:if(half_dollar)begindispense=0;collect=0;

half_out=0;D=half;endelseif(one_dollar)begindispense=0;collect=0;

half_out=0;D=one;endelsebegindispense=0;collect=0;

half_out=0;D=idle;endhalf:

if(half_dollar)begindispense=0;collect=0;

half_out=0;D=one;

endelseif(one_dollar)begindispense=1;

collect=1;

half_out=0;D=idle;endelsebegindispense=0;collect=0;

half_out=0;D=half;endone:

if(half_dollar)begindispense=1;collect=1;

half_out=0;D=idle;endelseif(one_dollar)begindispense=1;collect=1;

half_out=1;D=idle;endelsebegindispense=0;collect=0;

half_out=0;D=one;enddefault://case缺省項begindispense=0;collect=0;

half_out=0;D=idle;endendcase

endendmodule自動售貨機的仿真波形圖：仿真結(jié)果連續(xù)兩次投入一元硬幣后輸出結(jié)果。連續(xù)三次投入五角硬幣后輸出結(jié)果?！?0-5】某雷達站有三部雷達A、B、C，其中A和B的功率消耗相等，C的功率是A的兩倍。這些雷達由兩臺發(fā)電機X和Y供電，發(fā)電機X的最大輸出功率等于雷達A的功率消耗，發(fā)電機Y的最大輸出功率是X的3倍。要求設(shè)計一個邏輯電路，能夠根據(jù)各個雷達的啟動和關(guān)閉信號，以最節(jié)約電能的方式控制發(fā)電機X和Y的啟動、停止。要求：1．由題意列出真值表(標(biāo)明相關(guān)邏輯變量的邏輯定義)；2．寫出Verilog語言描述。moduletcm(a,b,c,X,Y); inputa,b,c; outputX,Y;

regX,Y; always

begin

if(((a==0)&&(b==0))&&(c==0))

begin X=0;Y=0;

end

elseif(((a==0)&&(b==0))&&(c==1))

begin X=0;Y=1;

end

方式一：elseif(((a==0)&&(b==1))&&(c==0))

begin X=1;Y=0;

endelseif(((a==0)&&(b==1))&&(c==1))

begin X=0;Y=1; endelseif(((a==1)&&(b==0))&&(c==0))

begin X=1;Y=0;

endelseif(((a==1)&&(b==0))&&(c==1))

begin X=0;Y=1;

end

elseif(((a==1)&&(b==1))&&(c==0))begin X=0;Y=1;

endelse

begin

X=1;Y=1;

endendendmodule

moduletcm(a,b,c,X,Y); inputa,b,c; outputX,Y;

regX,Y; always@(aorborc)case(｛a,b,c｝)3'b000:｛X,Y｝=2'b00;3'b001:｛X,Y｝=2'b01;3'b010:｛X,Y｝=2'b10;3'b011:｛X,Y｝=2'b01;3'b100:｛X,Y｝=2'b10;3'b101:｛X,Y｝=2'b01;3'b110:｛X,Y｝=2'b01;3'b111:｛X,Y｝=2'b11;default:｛X,Y｝=2'bx;endcaseendmodule方式二：【10-6】用FPGA器件實現(xiàn)一個用于步進電機驅(qū)動電路的序列脈沖發(fā)生器，步進電機有ABCDE

五相繞組，工作時的導(dǎo)通順序為AB--ABC--BC--BCD--CD--CDE--DE--DEA--EA--EAB--AB。要求：1．列出狀態(tài)轉(zhuǎn)換表；2．用VerilogHDL語言編寫程序。CPQa

QbQc

Qd

Qe01100011110020110030111040011050