數字集成電路第2章

第二章

集成電路中的晶體管及其寄生效應集成電路中的晶體管及其寄生效應BE正偏BC反偏正向工作區(qū)模擬BE正偏BC正偏飽和工作區(qū)數字BE反偏BC正偏反向工作區(qū)數字BE反偏BC反偏截止工作區(qū)模擬集成電路中的晶體管及其寄生效應由于襯底始終接最負的電位,以保證各隔離島之間的絕緣,所以寄生的PNP管的集電結總是反偏PNP管的發(fā)射結的偏置狀態(tài):可能正偏;可能反偏當NPN管工作在飽和反向狀態(tài)時，其BC正偏，亦即PNP管發(fā)射極正偏，PNP處于正向工作狀態(tài)，有電流流向襯底，影響集成電路電路工作晶體管EM模型1954年J.JEBbers提出:基本思想是晶體管可認為是基于正向晶體管和基于反向晶體管（E、C互換）的疊加《晶體管原理》αF、αR分別是NPN管正反向運用時的共基極短路電路增益；αSF、αSR分別是PNP管正反向運用時的共基極短路電路增益四層三結電流方程式各結電流方程式矩陣形式三層二結結構電流方程式集成雙極晶體管的有源寄生效應PN結正偏工作時，VF>0集成雙極晶體管的有源寄生效應PN結反偏工作時，VR<0集成雙極晶體管的有源寄生效應在電流疊加運算時，只計算即可忽略反偏電流，當全部都反偏時，只考慮ISS項VSC總是小于零的，所以NPN管工作正向、截止區(qū)的情況NPN管工作正向、截止區(qū)，NPN管的BC結壓降VBC-NPN<0，即PNP管的BE結壓降VBE-PNP<0，因為PNP管的BC結壓降VBC-PNP<0所以PNP管截止IS‘=ISS近似為零，PNP管對NPN管基本沒有影響，只是反向漏電流而已NPN管工作反向區(qū)的情況對于NPN管VBE-NPN<0，VBC-NPN>0對于PNP管VBE-PNP=VBC-NPN>0，VBC-PNP<0所以PNP工作在正向工作區(qū)NPN管工作反向區(qū)的情況NPN管工作反向區(qū)的情況NPN管工作反向區(qū)的情況PNP管對IE、IB沒有影響，而對IC則減少了PNP管的導通結果，使相當大一股反向NPN管的“發(fā)射極”電流作為無用電流IS’而流入襯底NPN管工作反向區(qū)的情況要減少寄生PNP管的影響，增加有用電流的比值，就要減小寄生PNP管正向運用時的共基極短路電流增益αSF摻金工藝：增加大量復合中心，而使少子壽命大大下降埋層工藝：PNP基區(qū)寬度大大增加，且埋層上擴散在寄生PNP管基區(qū)形成減速場，使少子在基區(qū)的渡越時間增加NPN管工作反向區(qū)的情況以上兩種方法均可使αSF大大下降，一般小于0.01NPN管工作飽合區(qū)的情況對于NPN管VBE-NPN>0，VBC-NPN>0對于PNP管VBE-PNP>0，VBC-PNP<0所以NPN工作在飽和工作區(qū)PNP工作在正向工作區(qū)NPN管工作飽合區(qū)的情況NPN管工作飽合區(qū)的情況NPN管工作飽合區(qū)的情況要減少寄生PNP管的影響，增加有用電流的比值，就要減小寄生PNP管正向運用時的共基極短路電流增益αSF摻金工藝：埋層工藝：增加?V:利用肖特基二極管,對BC嵌位,使VBC下降為0.5左右，這樣可降低電流IS’。集成雙極晶體管的無源寄生效應考慮電荷存儲效應CJ、CD;晶體管有效基區(qū)到晶體管各引出端之間的歐姆體電阻；它們會對晶體管工作產生影響，稱為無源寄生效應集成NPN晶體管的寄生電阻發(fā)射極串聯(lián)電阻rES集電極串聯(lián)電阻rCS基極電阻rB發(fā)射極串聯(lián)電阻rES

發(fā)射極串聯(lián)電阻rES由發(fā)射極金屬和硅的接觸電阻rE-C與發(fā)射體電阻組成rE-B發(fā)射體電阻很?。ㄓ捎贜+，1020CM-3）接觸電阻rE-C與發(fā)射級接觸孔面積有關（反比）RC為硅與發(fā)射極金屬的歐姆接觸系數集電極串聯(lián)電阻rCS基極電阻rB

基極電阻rB

rB的誤差較大發(fā)射極電流有集邊效應所以工作點設計時可以取較大的IC，以降低rB；在版圖設計上，采用雙基或梳狀電極，以減小rB集成NPN晶體管的寄生電容與PN結有關的耗盡層勢壘電容CJ與可動載流子在中性區(qū)的存儲電荷有關的擴散電容CD；還有一個CS；電極引線的延伸電極電容CPADPN結有關的耗盡層勢壘電容CJ

計算可利用勞倫斯-沃納曲線,根據擴散的具體情況,直接從這些曲線族上查出有關擴散的單位面積結電容假設:耗盡近似;恒定襯底濃度。精確計算反偏集電結和隔離結（襯底結）勢壘電容，不能直接計算發(fā)射結電容和正偏集電結電容。還有梅耶查表法算電容擴散電容CD擴散電容反映晶體管內可動少子存儲電荷與所加偏壓的關系在PN結反偏時，少子是耗盡的，所以擴散電容是不予考慮的，只需考慮正偏是的情況晶體管正向時只考慮CDE，晶體管反向時只考慮CDC，晶體管飽和時兼考慮CDE、CDC擴散電容CDQDE、QDC為由于正偏VBE、VBC各自引起的晶體管內總的可動載流子儲存電荷擴散電容CDτF為晶體管總的正向渡越時間τR為晶體管總的反向渡越時間對于小信號分析來說當VBC為正偏,集電結擴散電容是較大的,影響數字集成電路的速度,減小方法如下:采用電阻率較低的薄外延層減小管芯面積將晶體管控制在淺飽和區(qū)(STTL)集電區(qū)摻金,增加復合中心的方法,以降低少子的壽命采用阻止集電結正偏的電路結構(ECL)集成電路中的PNP管應用于運算放大器輸入級、輸出級有源負載工藝采用于NPN管一樣的方法，性能是不如NPN管，但電路使用了PNP管會使電路性能大大改善分類：橫向PNP、襯底PNP集成電路中的PNP管特點BVEBO高；（xJC

ρepi高之故）β??；由于基區(qū)寬度不可能太小，又加上寄生PNP管的作用；模：β=100-500；數：β=10-50頻率響應差臨界電流Icr小分析β下降原因：存在縱向PNP管橫向PNP管本身的結構限制存在縱向PNP管只有從發(fā)射區(qū)側面注入的空穴才對橫向PNP管的電流增益有貢獻，而發(fā)射區(qū)底面積注入的空穴只對縱向的寄生PNP管的β有貢獻提高β的方法圖形設計上采用窄條形，減小發(fā)射區(qū)面積與周長之比，窄條形有較小的面積周長之比，而且越窄越好考慮到最小開孔，一般正方形,工作電流大時用長方形為了減小表面復合的影響和獲得均勻表面橫向基區(qū)寬度,把圖形四角改為圓角,甚至發(fā)射極也改為圓角提高β的方法增加結深；xJC可以增加發(fā)射極側面積采用埋層工藝可以減小縱向寄生PNP管影響增加埋層可使縱向管PNP的基區(qū)寬度增加而且埋層減小了縱向PNP管的基區(qū)電阻,使其注入效率降低埋層上的擴散形成了對空穴的減速場,最后使寄生的PNP管β下降橫向PNP管本身的結構限制橫向平均基區(qū)寬度不可能作的太小發(fā)射極注入效率太低表面復合影響大分析fT下降原因(1-5MHZ)橫向PNP管的有效平均基區(qū)寬度大埋層抑制作用,使折回集電極的少子路程增加空穴擴散系數為電子擴散系數的三分之一橫向PNP管接為共發(fā)射極接法時,其襯底結電容和發(fā)射結電容并聯(lián),也會使fT下降以上原因使PNP管基區(qū)渡越時間較長,基區(qū)存儲電荷較多,而使fT下降提高fT的方法增加結深xJC

減小LE，在滿足電流情況下，發(fā)射極盡可能作小。提高工藝精度以降低WBL-MIN降低外延層摻雜濃度，提高橫向PNP管的發(fā)射區(qū)濃度NE-PNP臨界電流Icr小的原因臨界電流Icr小的原因ALE較小NB=Nepi較低WBL較大DPB為基區(qū)中空穴的擴散系數，較小提高臨界電流Icr的方法多個PNP管并聯(lián)P+擴散來制作橫向PNP管的發(fā)射區(qū)和集電區(qū)，濃度提高了，有較好的發(fā)射效率，但工藝麻煩，另外，結深較深，集電極薄層電阻RSE下降，使β也提高了多集電極橫向PNP管各集電區(qū)的結深相等集電區(qū)與發(fā)射區(qū)的間距相等結上的反偏電壓相等那么，各集電極的電流正比于所對應的有效集電區(qū)側面積多集電極橫向PNP管大電流增益的復合PNP管大電流增益的復合PNP管性質是PNP管都工作在正向區(qū)，集電極比基極低兩個VD復合管的增益大許多特征頻率無變化復合管面積比單管大了襯底PNP管橫向的PNP管的βFfTIcr較小，只能用于小電流；襯底PNP管則可用大電流。襯底PNP管的制作工藝與NPN管制作工藝完全兼容，在NPN管基區(qū)擴散的同時，形成襯底PNP管的發(fā)射區(qū)，集電區(qū)是整個電路的公共襯底，只有利用PN結的隔離技術，才能制造襯底PNP管。襯底PNP管特點集電極為襯底，襯底是接最低電位，所以使用范圍有限，只能做集電極最負的射極跟隨器晶體管發(fā)生在縱向，又稱縱向PNP管，工作電流比橫向的大，發(fā)射極面積可以增大或多個發(fā)射極并聯(lián)使用，臨界電流Icr大襯底PNP管特點襯底為集電極，不存在有源寄生效應，故可不用隱埋層基區(qū)電阻大，特別外延區(qū)基區(qū)電阻E-B連接，因為襯底PNP管的發(fā)射區(qū)周長較長，加上外延層電阻高，基極電位將隨基極的位置而異，從而造成發(fā)射結注入的不均勻，E-B短接后可減少自偏置效應，改善電流特性襯底PNP管特點E-B短接后，有助于減小表面復合的影響，提高βF集電極串聯(lián)電阻和集電結電容較大，為了減小電阻，一般集電極接觸窗口放在與襯底PNP管緊挨著隔離槽上襯底PNP管的fTIcr

襯底PNP管，由于沒有寄生PNP管，所以的fTIcr都比橫向PNP管大，但比一般的NPN管還是小很多原因是有效基區(qū)寬度WBL和反映注入比的RSE/RSB都大。襯底PNP管的fTIcr自由集電極縱向PNP管襯底PNP管集電極接最負，限制它的使用；自由集電極縱向PNP管集電極可接任意電位。構成：P-BL下隔離擴散；P+上隔離擴散，并作為深P+集電極；P發(fā)射區(qū)擴散自由集電極縱向PNP管缺點有效基區(qū)寬度WBV，由外延層厚度Tepi、結深xJC、和埋層上推距離TBL-UP決定，控制精度差工藝步驟多版圖尺寸大，影響成品率。集成二極管由晶體管不同接發(fā)而形成BC短接二極管，因為沒有寄生PNP管效應，且存儲是間短，正向壓降低，故一般的DTL電路的輸入端的門二極管都采用這種接法單獨BC結二極管，因為它不需要發(fā)射結，所以面積可以作的很小，正向壓降也很低，且擊穿電壓很高。集成齊納二極管集成齊納二極管一般是反向工作的BC短接二極管利用NPN管工藝又稱穩(wěn)壓管，這種管子的雜質濃度很大，空間電荷區(qū)內電荷密度也大，因而該區(qū)很窄，容易形成強電場，當反向電壓加到某一值時，反向電流急增，產生反向擊穿，VZ反向擊穿電壓，即穩(wěn)壓管的穩(wěn)定電壓，穩(wěn)壓管的穩(wěn)壓作用在于電流增加?I很大，只引起很小的電壓變化。集成齊納二極管缺點正溫度系數內阻較大；動態(tài)電阻很小VZ離散性較大，多次注入的結果噪聲大次表面齊納二極管一般的齊納二極管擊穿時發(fā)生在表面，噪聲大把擊穿表面作在體內一為擴散法一為離子注入法肖特基勢壘二極管（SBD)鋁和N型硅接觸形成的肖特基勢壘，具有類似于PN結的整流特性V-I關系肖特基勢壘二極管（SBD）SBD反向飽和電流較大IDS；SBD的Vth比PN結的小0.1-0.2負的溫度系數，SBD：-1.4mv/c;PN：-（1.6-2.0)mv/cSBD為多子器件，沒有PN結中少子存儲問題，使得外加電壓變化時，響應速度快。SBD兩端實際的電壓值肖特基嵌位晶體管問題的提出對于TTL電路來說:導通時,要求導通快,所以要IB大,要求QDC大:由導通變?yōu)榻刂箷r,要求存儲電荷QDC小,以加快速度,要求IB小用SCT管代替NPN管就可解決這個問題肖特基嵌位晶體管原理在原來NPN管的CB結之間加一個SBD,可以把晶體管的VBC嵌位在SBD的導通壓降上,避免了晶體管進入飽和狀態(tài),使存儲電荷下降速度加快SCT工作于正向區(qū)或截止區(qū)VBE>0VBC<0工作在正向區(qū)VBE<0VBC<0工作在截止區(qū)SBD處在反向偏置狀態(tài),SCT與NPN管一樣,SBD不起作用肖特基嵌位晶體管原理SCT工作于反向區(qū)或飽和區(qū)時VBC>0(1)當VBC小于SBD的導通壓降時,SBD仍然未通(2)當VBC大于SBD的導通壓降時,SBD導通,IB被分流,晶體管的VBC嵌位在0.45V,阻止了NPN管的集電結進入導通狀態(tài),使它不會進入深飽和,不會存儲大量的電荷,提高了電路的速度肖特基嵌位晶體管原理當延時功耗積一定時:用SCT代替NPN管的TTL電路;P一定，T下降，為高速STTL電路；P下降，T一定，為中速低功耗LSTTL電路。SCT代替NPN管缺點：晶體管飽和壓降上升，漏電流增大，對工藝要求提高了。SBD和SCT的設計考慮SBD和SCT的設計考慮VMS面積擊穿電壓VMS考慮對于SCT存儲時間和飽和壓降是一對矛盾要使存儲時間小,就要VMS小要使飽和壓降小,就要VMS大一般選0.6;對速度和飽和均有要求的選0.5-0.55;只對速度有要求而對飽和壓降沒有要求的,選0.4-0.5SBD面積考慮SBD面積考慮如果IB、IC定下來，那么ID就定下來了，代如上面式子，rS定下來了，后面積就定下來來了所以在實際情況ID定下來，求的恰當的SBD面積和形狀，來滿足對VMS的要求SBD的結構和擊穿電壓的考慮有三種結構可供選擇SIO2下面正電荷聚集，使耗盡層減薄，邊緣效應增強，擊穿電壓下降，漏電增大。采用P+擴散保護環(huán)結構，電場集中情況得到緩和，BV基本上由N-SI摻雜濃度決定，但面積和寄生電容增大把金屬接觸孔周圍的SIO2減薄，使邊緣電場拉平，以提高BV，需增加薄氧工藝MOS集成電路中的有源寄生效應場區(qū)寄生MOSFET寄生雙極型晶體管寄生PNPN效應（閂鎖效應）場區(qū)寄生MOSFET

當一條鋁線跨接兩相鄰的擴散區(qū)時，形成漏、源、以鋁為柵極的場區(qū)寄生MOSFET多晶硅連線不當，或光刻對準偏差，使多晶硅跨接兩個擴散區(qū)，形成以擴散區(qū)為源、漏，多晶硅為柵的另一種場區(qū)寄生MOSFET場區(qū)寄生MOSFET解決辦法

加厚場氧化層的初始厚度，并嚴格控制隨后加工中的腐蝕量在場區(qū)注入（擴散）與襯底同型的雜質，以提高襯底表面濃度，但摻入的雜質量要適中，在滿足開啟的前提下，盡量減少摻雜量，防止寄生電容的增加和擊穿電壓的下降。寄生雙極型晶體管有兩類源、漏和襯底為E、C、B產生寄生晶體管場區(qū)MOSFET的源、漏和襯底為E、C、B產生寄生晶體管如果有效基區(qū)寬度（有效溝導長度）足夠窄，且有一個PN結正偏。即使MOSFET沒有導通，也可能有寄生晶體管導通，注入襯底而產生寄生電流寄生雙極型晶體管如圖N+源極電壓比襯底還要低，則有電子注入襯底，當有效基區(qū)足夠窄，且漏端電壓高于襯底，這些電子被吸收到漏區(qū)，產生寄生的NPN管NMOS管中B點電荷泄漏，引起電路參數退化或電路失效消除寄生雙極型晶體管的方法寄生雙極型晶體管的基區(qū)寬度不要太窄。P型襯底保持負電位或零電位。寄生PNPN效應（閂鎖效應）形成以N型襯底為基區(qū)；P+源區(qū)或漏區(qū)為發(fā)射區(qū)；P阱為集電區(qū)，形成一個寄生的晶體管以P阱為基區(qū)；N+源區(qū)或漏區(qū)為發(fā)射區(qū)；N型襯底為集電區(qū)，又形成一個寄生的晶體管寄生PNPN效應（閂鎖效應）原理當CMOS接通電源后，在一定的外界因素的觸發(fā)下，會出現負阻特性，它和PNPN器件的閘流特性很相似（LATCH-UP；閘流效應；自鎖效應；閂鎖效應）PMOS管的源區(qū)P+周圍的N襯底電位低于P+源區(qū)，當電位差達到一定程度大于0.7V時，會使P+--N襯底正偏，少數載流子空穴從P+注入N襯底，如P+源區(qū)接近P阱，則一部分空穴被襯底反偏結吸收，寄生的橫向PNP管導通。寄生PNPN效應（閂鎖效應）原理同樣的阱內的橫向電流IRW會使寄生的縱向的NPN管導通。當兩個晶體管都導通時，就形成了正反饋閉合回路，此時外界觸發(fā)因素消除，在VDD-VSS之間也有電流流動，這就是自鎖效應當電流足夠大時，則由于自鎖效應，電路最終會燒壞。自鎖條件產生自鎖的三個條件條件外界