微機(jī)原理課件第2章2

1微處理器與總線8088/8086微處理器25.

8088/8086CPU的特點(diǎn)采用并行流水線工作方式

——通過(guò)設(shè)置指令預(yù)取隊(duì)列實(shí)現(xiàn)對(duì)內(nèi)存空間實(shí)行分段管理

——

將內(nèi)存分為4個(gè)段并設(shè)置地址段寄存器，以實(shí)現(xiàn)對(duì)1MB空間的尋址支持多處理器系統(tǒng)CPU內(nèi)部結(jié)構(gòu)存儲(chǔ)器尋址部分工作模式引腳

CPU引腳是系統(tǒng)總線的基本信號(hào)，除電源和地外可分成三類(lèi)信號(hào)：16位數(shù)據(jù)線：D0~D720位地址線：A0~A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK48088/8086的內(nèi)部結(jié)構(gòu)2.1.18086/8088微處理器結(jié)構(gòu)EUBIUALU通用寄存器EU控制器狀態(tài)標(biāo)志寄存器地址加法器專(zhuān)用寄存器指令隊(duì)列緩沖器總線控制邏輯算術(shù)邏輯運(yùn)算；按尋址方式給出所需操作對(duì)象的16位（偏移地址）。存放操作后的狀態(tài)特征和設(shè)置的控制標(biāo)志?？刂浦噶顖?zhí)行的電路。取指令、譯碼等。存放BIU從存儲(chǔ)器中預(yù)取的指令。由段寄存器提供的16位信息（左移四位）加上EU或IP提供的16位信息形成20位物理地址。1、8086/8088的編程結(jié)構(gòu)2.一部分為EU（ExecutionUnit）。專(zhuān)門(mén)負(fù)責(zé)分析指令與執(zhí)行指令。它不與系統(tǒng)BUS打交道。

8086CPU按功能可分為兩大部分：1.一部分為BIU（BUSInterfaceUnit）;

專(zhuān)門(mén)負(fù)責(zé)取指令和存取操作數(shù)。它與

BUS打交道。BIU的功能：是8086CPU與存儲(chǔ)器或I/O設(shè)備之間的接口部件，負(fù)責(zé)全部引腳的操作。

①BIU負(fù)責(zé)產(chǎn)生指令地址，根據(jù)指令地址從存儲(chǔ)器取出指令，送到指令隊(duì)列中排隊(duì)或直接送給EU去執(zhí)行;

②BIU也負(fù)責(zé)從存儲(chǔ)器的指定單元或外設(shè)端口中取出指令規(guī)定的操作數(shù)傳送給EU，或者把EU的操作結(jié)果傳送到指定的存儲(chǔ)單元或外設(shè)端口中?？偩€接口單元BIUBIU內(nèi)部設(shè)有4個(gè)16位的段寄存器：代碼段寄存器CS(CodeSegment)數(shù)據(jù)段寄存器DS(DataSegment)堆棧段寄存器SS(StakeSegment)附加段寄存器ES(ExtraSegment)總線接口單元BIUBIU內(nèi)部設(shè)有一個(gè)16位的指令指針寄存器IP(InstructionPointer)6字節(jié)指令隊(duì)列緩沖器20位地址加法器總線控制電路總線接口單元BIU2.1.28086微處理的內(nèi)部結(jié)構(gòu)執(zhí)行單元（EU）總線接口單元（BIU）①算術(shù)邏輯單元（ALU）②EU控制電路③寄存器組２.ＥU2.執(zhí)行單元EUEU的功能：是從BIU的指令隊(duì)列中取出指令代碼，然后執(zhí)行指令所規(guī)定的全部功能。在執(zhí)行指令的過(guò)程中，如果需要向存儲(chǔ)器或I/O傳送數(shù)據(jù)，則EU向BIU發(fā)出訪問(wèn)存儲(chǔ)器或I/O的命令，并提供訪問(wèn)的地址和數(shù)據(jù)。CPU取指過(guò)程執(zhí)行單元（EU）總線接口單元（BIU）存儲(chǔ)器DBCBAB

CPU向內(nèi)存寫(xiě)數(shù)過(guò)程執(zhí)行單元（EU）總線接口單元（BIU）存儲(chǔ)器DBCBAB

EU取指、譯碼過(guò)程執(zhí)行單元（EU）總線接口單元（BIU）存儲(chǔ)器DBCBAB…

取指令與執(zhí)行指令操作是并行的，提高了CPU的利用率，這種重疊操作技術(shù)，提高了整個(gè)系統(tǒng)的運(yùn)行速度。BIU與外部總線打交道，負(fù)責(zé)取指令、讀寫(xiě)操作數(shù)、地址轉(zhuǎn)換與總線控制；EU負(fù)責(zé)指令譯碼與執(zhí)行指令的工作。161.組成8088/8086內(nèi)部由兩部分組成：

執(zhí)行單元（EU）總線接口單元（BIU）172.執(zhí)行單元運(yùn)算器8個(gè)通用寄存器1個(gè)標(biāo)志寄存器

EU部分控制電路教材第43頁(yè)圖2-6圖18執(zhí)行單元功能指令譯碼指令執(zhí)行暫存中間運(yùn)算結(jié)果保存運(yùn)算結(jié)果特征指令的執(zhí)行在標(biāo)志寄存器FLAGS中在ALU中完成在通用寄存器中193.總線接口單元功能：從內(nèi)存中取指令到指令預(yù)取隊(duì)列指令預(yù)取隊(duì)列是并行流水線工作的基礎(chǔ)負(fù)責(zé)與內(nèi)存或輸入/輸出接口之間的數(shù)據(jù)傳送在執(zhí)行轉(zhuǎn)移程序時(shí)，BIU使指令預(yù)取隊(duì)列復(fù)位，從指定的新地址取指令，并立即傳給執(zhí)行單元執(zhí)行。20結(jié)論指令預(yù)取隊(duì)列的存在使EU和BIU兩個(gè)部分可同時(shí)進(jìn)行工作，從而：提高了CPU的效率；降低了對(duì)存儲(chǔ)器存取速度的要求21四、內(nèi)部寄存器22內(nèi)部寄存器的類(lèi)型含14個(gè)16位寄存器，按功能可分為三類(lèi)8個(gè)通用寄存器4個(gè)段寄存器2個(gè)控制寄存器深入理解：每個(gè)寄存器中數(shù)據(jù)的含義

寄存器陣列大致分為以下四組：存放待處理數(shù)據(jù)的寄存器；存放地址碼的寄存器；存放控制信息的寄存器；起數(shù)據(jù)或地址緩沖器作用的寄存器。四、寄存器陣列（RegisterArray）

在CPU內(nèi)部，有一個(gè)臨時(shí)存放地址和數(shù)據(jù)的寄存器陣列，是CPU內(nèi)部的高速存儲(chǔ)單元。這個(gè)陣列因CPU的不同而不同，有的稱(chēng)寄存器堆，寄存器多少有差別，但其功能相似。2.寄存器結(jié)構(gòu)8086CPU內(nèi)部寄存器DLDHCLCHBLBHALAH通用寄存器AXBXCXDXSPBPSIDI數(shù)據(jù)寄存器CSDSSSESIPFLAG變址寄存器指針寄存器堆棧指針基數(shù)指針源變址目的變址指令指針狀態(tài)標(biāo)志代碼段數(shù)據(jù)段堆棧段附加段段寄存器控制寄存器251.通用寄存器數(shù)據(jù)寄存器（AX，BX，CX，DX）地址指針寄存器（SP，BP）變址寄存器（SI，DI）26數(shù)據(jù)寄存器8088/8086含4個(gè)16位數(shù)據(jù)寄存器，它們又可分為8個(gè)8位寄存器，即：AXBXCXDXAH，ALCH，CLBH，BLDH，DL27數(shù)據(jù)寄存器特有的習(xí)慣用法AX：累加器。所有I/O指令都通過(guò)AX與接口傳送信息，中間運(yùn)算結(jié)果也多放于AX中；BX：基址寄存器。在間接尋址中用于存放基地址；CX：計(jì)數(shù)寄存器。用于在循環(huán)或串操作指令中存放計(jì)數(shù)值；DX：數(shù)據(jù)寄存器。在間接尋址的I/O指令中存放

I/O端口地址；在32位乘除法運(yùn)算時(shí)，存放高16位數(shù)。28地址指針寄存器SP：堆棧指針寄存器，其內(nèi)容為棧頂?shù)钠频刂?；BP：基址指針寄存器，常用于在訪問(wèn)內(nèi)存時(shí)存放內(nèi)存單元的偏移地址。29BX與BP在應(yīng)用上的區(qū)別作為通用寄存器，二者均可用于存放數(shù)據(jù)；作為基址寄存器，用BX表示所尋找的數(shù)據(jù)在數(shù)據(jù)段；用BP則表示數(shù)據(jù)在堆棧段。30變址寄存器SI：源變址寄存器DI：目標(biāo)變址寄存器變址寄存器在指令中常用于存放數(shù)據(jù)在內(nèi)存中的地址。1514131211109876543210OFDFIFTFSFZFAFPFCF狀態(tài)標(biāo)志方向標(biāo)志中斷標(biāo)志跟蹤標(biāo)志TraceFlag控制標(biāo)志進(jìn)位標(biāo)志奇偶標(biāo)志半進(jìn)位標(biāo)志零標(biāo)志符號(hào)標(biāo)志溢出標(biāo)志標(biāo)志寄存器——狀態(tài)標(biāo)志32狀態(tài)標(biāo)志位（1）CF（CarryFlag）進(jìn)位標(biāo)志位。加(減)法運(yùn)算時(shí)，若最高位有進(jìn)(借)位則CF=1PF（ParityFlag）奇偶標(biāo)志位。運(yùn)算結(jié)果的低8位中“1”的個(gè)數(shù)為偶數(shù)時(shí)PF=lAF（AuxiliaryCarryFlag）輔助進(jìn)位標(biāo)志位。加(減)操作中，若Bit3向Bit4有進(jìn)位(借位)，AF=133狀態(tài)標(biāo)志位（2）ZF（ZeroFlag）零標(biāo)志位。當(dāng)運(yùn)算結(jié)果為零時(shí)ZF=1SF（SignFlag）符號(hào)標(biāo)志位。當(dāng)運(yùn)算結(jié)果的最高位為1時(shí)，SF=lOF（OverflowFlag）溢出標(biāo)志位。當(dāng)算術(shù)運(yùn)算的結(jié)果超出了有符號(hào)數(shù)的可表達(dá)范圍時(shí)，OF=l

34狀態(tài)標(biāo)志位例給出以下運(yùn)算結(jié)果及運(yùn)算后各狀態(tài)標(biāo)志位的狀態(tài)：10110110+1111010010110110

+11110100101010101CF=OF=AF=PF=SF=ZF=11101035控制標(biāo)志位TF（TrapFlag）陷井標(biāo)志位，也叫跟蹤標(biāo)志位。TF=1時(shí)，使CPU處于單步執(zhí)行指令的工作方式。IF（InterruptEnableFlag）中斷允許標(biāo)志位。IF=1使CPU可以響應(yīng)可屏蔽中斷請(qǐng)求。DF（DirectionFlag）方向標(biāo)志位。在數(shù)據(jù)串操作時(shí)確定操作的方向。363.段寄存器作用用于存放相應(yīng)邏輯段的段基地址8086/8088內(nèi)存中邏輯段的數(shù)量最多為64K個(gè)8086/8088內(nèi)存中邏輯段的類(lèi)型代碼段數(shù)據(jù)段附加段堆棧段存放指令代碼存放操作的數(shù)據(jù)存放操作的數(shù)據(jù)存放暫時(shí)不用但需保存的數(shù)據(jù)。為什么叫邏輯段？每個(gè)段寄存器中存放的內(nèi)容=？37段寄存器CS代碼段寄存器，存放代碼段的段基地址。DS數(shù)據(jù)段寄存器，存放數(shù)據(jù)段的段基地址。ES附加段寄存器，存放數(shù)據(jù)段的段基地址。SS堆棧段寄存器，存放堆棧段的段基地址段寄存器的值表明相應(yīng)邏輯段在內(nèi)存中的位置段式地址管理“段基址”由段寄存器CS、DS、SS和ES提供“偏移量”由BX、BP、IP、SP、SI、DI提供……段的起始地址偏移量要訪問(wèn)的單元段高低存儲(chǔ)器中的數(shù)據(jù)存放規(guī)則存儲(chǔ)單元中可以存放的內(nèi)容包括：數(shù)據(jù)、地址指針（偏移地址和段地址）、程序代碼。字節(jié)數(shù)據(jù)的存儲(chǔ)：存儲(chǔ)在1個(gè)存儲(chǔ)單元中。字?jǐn)?shù)據(jù)的存儲(chǔ)：占用2個(gè)連續(xù)的字節(jié)單元，低字節(jié)在較低地址單元中，高字節(jié)在較高地址單元中。字的地址為低字節(jié)地址（較低的地址）。字地址為偶數(shù)——規(guī)則存放的字。字符串的存儲(chǔ)：按字符順序依次連續(xù)存放，整個(gè)串的地址為存放第一個(gè)字符的最低地址。地址指針（雙字?jǐn)?shù)據(jù)）的存儲(chǔ)：地址偏移量存放在低地址字單元，段基址在較高地址單元。2.4.2存儲(chǔ)器分段分段原因:8086有20根地址線，但其內(nèi)部可以表示的地址最多只能是16位。為了能尋址1MB空間，8086對(duì)存儲(chǔ)器進(jìn)行邏輯分段，每個(gè)段最大為64KB，最小為16B（此時(shí)最多64K個(gè)段）。

連續(xù)邏輯段A段B段C段D段E段00000H10000H20000H30000H40000H……實(shí)際（物理）存儲(chǔ)器分離完全重疊部分重疊?8086系統(tǒng)存儲(chǔ)器分段示意圖

存儲(chǔ)器的邏輯地址和物理地址加法器8086物理地址PA的形成，其中的16位偏移量也稱(chēng)為有效地址EA(出現(xiàn)在指令中)段寄存器15016位偏移量01520位物理地址019段基址1123H偏移量13H段基址1124H偏移量03H物理地址PA與邏輯地址LA的對(duì)應(yīng)存儲(chǔ)單元物理地址

11230H11231H11232H……1123FH11240H11241H11242H

11243H0000存儲(chǔ)器段操作

四個(gè)段寄存器(CS、DS、SS、ES)指示四個(gè)現(xiàn)行段的段地址。段和段之間可以相互分離、連接、部分重疊或完全重疊。存儲(chǔ)器操作默認(rèn)段基址可使用段基址偏移地址取指令CS—IP堆棧操作SS—SP變量DSCS、ES、SS有效地址*源數(shù)據(jù)串DSCS、ES、SSSI目的數(shù)據(jù)串ES—DI堆棧中的變量SS—BP*由指令給的出尋址方式所指定的地址邏輯地址源

CS0000

IP代碼段

DS或ES0000

SI、DI或BX

SS0000

SP或BP數(shù)據(jù)段堆棧段存儲(chǔ)器段寄存器和偏移地址寄存器組合關(guān)系取指令堆棧操作取操作數(shù)2.4.38086系統(tǒng)堆棧操作堆棧：后進(jìn)先出的的一段內(nèi)存棧頂：永遠(yuǎn)由地址指針(SS：SP)指示棧底：最初始的地址指針(SS：SP)指示處堆棧深度：最大64KB堆棧的作用：調(diào)用子程序(或轉(zhuǎn)向中斷服務(wù)程序)時(shí)，把斷點(diǎn)及有關(guān)的寄存器、標(biāo)志位及時(shí)正確地保存下來(lái)，并保證逐次正確返回堆棧操作指令：入棧指令PUSH與出棧指令POP入/出棧操作數(shù)：是一個(gè)字，而不是一個(gè)字節(jié)子程序調(diào)用指令或中斷響應(yīng)自動(dòng)完成時(shí)，恢復(fù)斷點(diǎn)地址由返回指令（RET或IRET）完成46存儲(chǔ)器的編址（2）段基地址：決定存儲(chǔ)單元在內(nèi)存中的位置相對(duì)地址（偏移地址）決定該存儲(chǔ)單元相對(duì)段內(nèi)第一個(gè)單元的距離邏輯段的起始地址稱(chēng)為段首每個(gè)邏輯段內(nèi)的第一個(gè)單元段首的偏移地址=047存儲(chǔ)器的編址（3）0000段基地址（16位）段首地址（段首的物理地址）×××???×××1904段首的偏移地址：0000H段基地址（16位）×××???×××31015×××???×××48存儲(chǔ)器的編址（4）例：段基地址=6000H段首地址偏移地址=0009H物理地址數(shù)據(jù)段60009H00H12H60000H9物理地址：內(nèi)存單元在整個(gè)內(nèi)存空間中的惟一地址492.實(shí)地址模式下的存儲(chǔ)器地址變換內(nèi)存物理地址由段基地址和偏移地址組成物理地址=段基地址×16+偏移地址0000段首地址×××???×××1904×××???×××偏移地址+物理地址例如：若CS=FFFFH，IP=0000H，則指令所在存儲(chǔ)單元的物理地址為：PA=(CS)×10H+IP=FFFF0H

當(dāng)取指令時(shí)，自動(dòng)選擇的段寄存器是CS，再加上IP所決定的16位偏移量，得到要取出指令具體的物理地址：

當(dāng)涉及到取一個(gè)堆棧操作數(shù)時(shí)，自動(dòng)選擇的段寄存器是SS，再加上SP所決定的16位偏移量，得到堆棧操作所需要的20位物理地址。51例：已知CS=1055H，DS=250AHES=2EF0HSS=8FF0H畫(huà)出各段在內(nèi)存中的分布。52例：CS=1055H段首地址=10550HDS=250AH段首地址=250A0HES=2EF0HSS=8FF0H10550H250A0H2EF00H8FF00H代碼段數(shù)據(jù)段附加段堆棧段53例設(shè)某操作數(shù)存放在數(shù)據(jù)段，DS=250AH，數(shù)據(jù)所在單元的偏移地址=0204H。則該操作數(shù)所在單元的物理地址為：250AH×16+0204H=252A4H5、堆棧段的使用

所謂堆棧是在存儲(chǔ)器中開(kāi)辟一個(gè)區(qū)域，用來(lái)存放需要暫時(shí)保存的數(shù)據(jù)，其工作方式是“先進(jìn)后出”或“后進(jìn)先出”的方式。（FILO方式）

8086系統(tǒng)中的堆棧段是由段定義語(yǔ)句在存儲(chǔ)器中定義的一個(gè)段，堆棧段容量小于等于64K字節(jié)。段基址由堆棧寄存器SS指定，棧頂由堆棧指針SP指定，堆棧地址由高向低增長(zhǎng)，棧底設(shè)在存儲(chǔ)器的高地址區(qū)。（向上生成）SP的初值決定了堆棧的大小。堆棧主要用于中斷控制，子程序調(diào)用以及數(shù)據(jù)暫時(shí)存儲(chǔ)。55例：已知SS=1000H，SP=0100H則：堆棧段的段首地址=棧頂（偏移）地址=若該段最后一個(gè)單元地址為10200H，則：棧底偏移地址=段首棧底棧頂堆棧區(qū)10000H0100H0200H565.內(nèi)部寄存器小結(jié)全部為16位寄存器只有4個(gè)數(shù)據(jù)寄存器分別可分為2個(gè)8位寄存器所有16位寄存器中：全部通用寄存器中，只有AX和CX中的內(nèi)容一定為參加運(yùn)算的數(shù)據(jù)，其余通用寄存器中的內(nèi)容可能是數(shù)據(jù)，也可能是存放數(shù)據(jù)的地址；SP中的內(nèi)容通常為堆棧段的棧頂?shù)刂罚欢渭拇嫫髦械膬?nèi)容為相應(yīng)邏輯段的段地址；IP中的內(nèi)容為下一條要取的指令的偏移地址；FLAGS中有9位標(biāo)志位576.實(shí)模式下的存儲(chǔ)器尋址小結(jié)每個(gè)內(nèi)存單元在整個(gè)內(nèi)存空間中都具有惟一地址每個(gè)內(nèi)存單元的地址都由兩部分組成：段基地址段內(nèi)相對(duì)地址（偏移地址）段基地址決定了邏輯段在內(nèi)存中所占的區(qū)域，改變段基地址，則改變了邏輯段的位置。一個(gè)邏輯段的默認(rèn)長(zhǎng)度為64KB，最小長(zhǎng)度值為16B。邏輯段可以有多個(gè)，但只有4種類(lèi)型。在一個(gè)程序模塊中，每種類(lèi)型的邏輯段最多只能有一個(gè)。58六、總線時(shí)序59時(shí)序時(shí)序：CPU各引腳信號(hào)在時(shí)間上的關(guān)系總線周期：CPU完成一次訪問(wèn)內(nèi)存（或接口）操作所需要的時(shí)間。一個(gè)總線周期至少包括4個(gè)時(shí)鐘周期。60小結(jié)微處理器的一般構(gòu)成8088CPU的主要引線及其功能8088CPU的內(nèi)部結(jié)構(gòu)內(nèi)部寄存器功能寄存器中數(shù)據(jù)的含義8位寄存器中存放的均為運(yùn)算的數(shù)據(jù)存儲(chǔ)器尋址邏輯地址，段基地址，偏移地址，物理地址堆棧棧頂?shù)刂?，棧底地址，堆棧段基地址四?/p>

8086/8088CPU工作時(shí)序

（一）、時(shí)序基本概念時(shí)鐘周期（ClockCycle)：時(shí)鐘頻率的倒數(shù),是CPU的時(shí)間基準(zhǔn)（T狀態(tài));（若8086的主頻為5MHZ，一個(gè)時(shí)鐘周期為200ns）總線周期（BusCycle)：

CPU完成對(duì)存儲(chǔ)器或I/O端口一次訪問(wèn)所需的時(shí)間；(機(jī)器周期）指令周期（InstructionCycle)：執(zhí)行一條指令所需要的時(shí)間。（一個(gè)指令周期由一個(gè)或若干個(gè)總線周期組成，總線周期覆蓋了EU的內(nèi)部操作過(guò)程。）最小模式下的時(shí)序操作小結(jié)一個(gè)基本總線周期由T1~T4組成；T1狀態(tài)：ALE、M/IO、DT/R有效，分時(shí)復(fù)用線上傳送地址信息；T2狀態(tài)：RD、WR、DEN信號(hào)有效。對(duì)讀操作，數(shù)據(jù)線呈高阻；對(duì)寫(xiě)操作，直接出現(xiàn)輸出數(shù)據(jù)；T3狀態(tài)：在T3的前沿檢測(cè)READY，若有效，則讀操作出現(xiàn)輸入數(shù)據(jù)；若READY無(wú)效，持續(xù)其他各控制信號(hào)，加入若干個(gè)等待態(tài)Tw，并在每個(gè)Tw前沿繼續(xù)檢測(cè)READY，直至READY有效為止；T4狀態(tài)：接收數(shù)據(jù)，將各控制信號(hào)驅(qū)動(dòng)為無(wú)效，進(jìn)入無(wú)源狀態(tài)，為下一個(gè)總線周期做好準(zhǔn)備。典型的總線周期BusCycle微機(jī)處理器BIU與外部電路之間進(jìn)行一次數(shù)據(jù)傳送操作所占用的時(shí)間，包含若干個(gè)時(shí)鐘周期。T1T2T3T4TiT1T2T3T4總線周期總線周期地址數(shù)據(jù)地址ADCLK數(shù)據(jù)空閑周期Ti（二）.幾種基本時(shí)序1.讀總線周期地址A19---A0M/IO：在整個(gè)讀周期有效，

0=I/O讀，1=M讀；RD：在T2-T3期間有效；ALE：T1期間出現(xiàn)正脈沖，下降沿鎖存地址信息；DT/R：在整個(gè)總線周期為低電平，表示讀周期；DEN：在T2-T3期間為低電平，表示數(shù)據(jù)有效。READY：T3開(kāi)始有可能高電平。存儲(chǔ)器讀時(shí)序存儲(chǔ)器讀時(shí)序說(shuō)明T1T2T3T4CLK

M/IO1=M0=IOA19/S6-A16/S3A19-A16S6-S3AD15-AD0A15-A0DATAINALERDDT/RDENREADYREADY2.存儲(chǔ)器寫(xiě)周期存儲(chǔ)器寫(xiě)時(shí)序AD15~AD0（AD7~AD0）在T2~T4期間CPU送上欲輸出的數(shù)據(jù)。存儲(chǔ)器寫(xiě)時(shí)序與存儲(chǔ)器讀時(shí)序相似，其不同點(diǎn)在于：WR：在T2~T4期間WR有效；DT/R：在整個(gè)總線周期內(nèi)為高，表示寫(xiě)周期，在接有數(shù)據(jù)收發(fā)器的系統(tǒng)中，用來(lái)控制數(shù)據(jù)傳輸方向。

3.時(shí)序要點(diǎn)整個(gè)周期M/IO#表示存儲(chǔ)操作；DT/R#表示寫(xiě)/讀操作。有效。

T1時(shí)鐘周期ALE下降沿觸發(fā)地址鎖存，鎖存后地址線才能復(fù)用。3）T2-T4周期，RD#(WR#)、DEN#信號(hào)有效，讀（寫(xiě)）數(shù)據(jù)。上升沿讀寫(xiě)數(shù)據(jù)。4）T3周期上升沿，CPU監(jiān)測(cè)READY信號(hào)，如果沒(méi)有操作完數(shù)據(jù)，則插入Tw周期，等待CPU能正確地讀如或取出數(shù)據(jù)。顯然，等待周期的個(gè)數(shù)取決于存儲(chǔ)器和IO設(shè)備的讀取速度。

一個(gè)總線周期一般由四個(gè)T組成。T1：輸出地址；T2、T3：傳送數(shù)據(jù)。若存儲(chǔ)器或外設(shè)速度慢，可插入等待周期Tw。

若一個(gè)總線周期后不執(zhí)行下一個(gè)總線周期，即總線上無(wú)數(shù)據(jù)傳輸操作，系統(tǒng)總線處于空閑狀態(tài)，此時(shí)執(zhí)行空閑周期。69七、8088系統(tǒng)總線70主要內(nèi)容：總線的基本概念和分類(lèi)；總線的工作方式；常用系統(tǒng)總線標(biāo)準(zhǔn)。711.概述總線：

是一組導(dǎo)線和相關(guān)的控制、驅(qū)動(dòng)電路的集合。是計(jì)算機(jī)系統(tǒng)各部件之間傳輸?shù)刂?、?shù)據(jù)和控制信息的通道。地址總線（AB）數(shù)據(jù)總線（DB）控制總線（CB）722.總線分類(lèi)CPU總線系統(tǒng)總線外部總線片內(nèi)總線片外總線按相對(duì)CPU的位置分按層次結(jié)構(gòu)分733.總線的系統(tǒng)結(jié)構(gòu)單總線結(jié)構(gòu)CPUMMI/OI/OI/O74多總線結(jié)構(gòu)面向CPU的雙總線結(jié)構(gòu)面向主存的雙總線結(jié)構(gòu)雙總線結(jié)構(gòu)多總線結(jié)構(gòu)75面向CPU的雙總線結(jié)構(gòu)存儲(chǔ)器與I/O接口間無(wú)直接通道CPUMI/OI/OI/O76面向存儲(chǔ)器的雙總線結(jié)構(gòu)在單總線結(jié)構(gòu)基礎(chǔ)上增加一條CPU到存儲(chǔ)器的高速總線CPUMI/OI/OI/O77現(xiàn)代微機(jī)中的多總線結(jié)構(gòu)784.總線的基本功能數(shù)據(jù)傳送仲裁控制出錯(cuò)處理總線驅(qū)動(dòng)795.常用系統(tǒng)總線ISA（8/16位）PCI（32/64位）AGP（加速圖形端口，用于提高圖形處理能力）PCI-E（PCIExpress）目前最新的系統(tǒng)總線標(biāo)準(zhǔn)，采用串行方式傳輸數(shù)據(jù)，依靠高頻率來(lái)獲得高性能。806.總線的主要性能指標(biāo)總線帶寬（B/S）：?jiǎn)挝粫r(shí)間內(nèi)總線上可傳送的數(shù)據(jù)量總線位寬（bit）：能同時(shí)傳送的數(shù)據(jù)位數(shù)總線的工作頻率（MHz）總線帶寬=（位寬/8）（工作頻率/每個(gè)存取周期的時(shí)鐘數(shù)）817.兩種工作模式下的總線連接8088可工作于兩種模式下最小模式為單處理器模式，控制信號(hào)較少，一般可不必接總線控制器。最大模式為多處理器模式，控制信號(hào)較多，須通過(guò)總線控制器與總線相連。82最小模式下的總線連接示意圖8088CPU??控制總線數(shù)據(jù)總線地址總線地址鎖存數(shù)據(jù)收發(fā)ALE時(shí)鐘發(fā)生器83最大模式下的總線連接示意圖8088CPU數(shù)據(jù)總線地址總線地址鎖存數(shù)據(jù)收發(fā)ALE時(shí)鐘發(fā)生器總線控制器控制總線842.8088和8086CPU引線功能比較數(shù)據(jù)總線寬度不同8088的外部總線寬度是8位，8086為16位。訪問(wèn)存儲(chǔ)器和輸入輸出控制信號(hào)含義不同8088——IO/M=0表示訪問(wèn)內(nèi)存；8086——IO/M=1表示訪問(wèn)內(nèi)存。其他部分引線功能的區(qū)別2.5微處理器新技術(shù)簡(jiǎn)介

2.5.1處理器的架構(gòu)2.5.264位技術(shù)2.5.3雙核技術(shù)2.5.1處理器的架構(gòu)決定CPU整體性能表現(xiàn)的關(guān)鍵因素已經(jīng)不僅僅是主頻，也不是緩存技術(shù)，而是核心架構(gòu)。Intel在大部分時(shí)間內(nèi)都保持領(lǐng)先地位。Pentium采用了代號(hào)為P5的架構(gòu)、PentiumPro、PentiumⅡ、PentiumⅢ采用了代號(hào)為P6的架構(gòu)、Pentium4和PentiumD則采用了NetBurst架構(gòu)，目前，Intel推出了全新的Core架構(gòu)，在未來(lái)一段時(shí)間內(nèi)將徹底取代NetBurst架構(gòu)。AMD處理器主要采用的架構(gòu)有K7和K8。常見(jiàn)的Athlon采用了K7架構(gòu)，Athlon64即采用了K8架構(gòu)。返回本節(jié)2.5.264位技術(shù)目前世界上的64位微處理器主要由HP、IBM、Intel和AMD等公司所把持。相比較與常見(jiàn)的32位處理器相比，64位計(jì)算主要有兩大優(yōu)點(diǎn)：可以進(jìn)行更大范圍的整數(shù)運(yùn)算；可以支持更大的內(nèi)存。目前主流處理器使用的64位技術(shù)主要有AMD公司的AMD64位技術(shù)、Intel公司的EM64T技術(shù)和IA-64技術(shù)。1.Itanium(安騰)微處理器

32位和64位處理模型圖采用了一種新的指令集結(jié)構(gòu)——EPIC。

2.Athlon64系列Athlon64系列處理器的誕生對(duì)于桌面處理器領(lǐng)域具有劃時(shí)代的意義，使得桌面電腦可以迅速邁入64位的時(shí)代。Athlon64系列處理器的主要特征和性能：·64位計(jì)算能力?！こ^(guò)4GB的內(nèi)存尋址能力?！ぬ幚砥鲀?nèi)部集成內(nèi)存控制器?！げ捎肏yperTransport總線?！xecutionProtection防病毒技術(shù)?！ool‘n’Quiet技術(shù)。·MMX、3DNow！、SSE、SSE2全面支持，部分支持SSE3?！thlon64X2系列支持雙核技術(shù)。返回本節(jié)2.5.3雙核技術(shù)雙核處理器是指在一個(gè)處理器上集成兩個(gè)運(yùn)算核心，從而提高計(jì)算能力。AMD和Intel的雙核技術(shù)在物理結(jié)構(gòu)上也有很大不同之處。AMD將兩個(gè)內(nèi)核做在一個(gè)Die（晶元）上，通過(guò)直連架構(gòu)連接起來(lái)，集成度更高。Intel則是將放在不同Die（晶元）上的兩個(gè)內(nèi)核封裝在一起，因此有人將Intel的方案稱(chēng)為“雙芯”，認(rèn)為AMD的方案才是真正的“雙核”。AMD處理器的兩個(gè)核心直接連接到同一個(gè)內(nèi)核上，核心之間以芯片速度通信，進(jìn)一步降低了處理器之間的延遲。而Intel采用多個(gè)核心共享二級(jí)緩存方案。

1.PentiumD和PentiumEEPentiumD和PentiumEE分別面向主流市場(chǎng)以及高端市場(chǎng)，其每個(gè)核心采用獨(dú)立式緩存設(shè)計(jì)，在處理器內(nèi)部?jī)蓚€(gè)核心之間是互相隔絕的，通過(guò)處理器外部(主板北橋芯片)的仲裁器負(fù)責(zé)兩個(gè)核心之間的任務(wù)分配以及緩存數(shù)據(jù)的同步等協(xié)調(diào)工作。兩個(gè)核心共享前端總線，并依靠前端總線在兩個(gè)核心之間傳輸緩存同步數(shù)據(jù)。pentiumD內(nèi)部示意圖如圖2-17，揭開(kāi)外殼后的雙核心pentiumD如圖2-18。圖2-18揭開(kāi)外殼后的雙核心PentiumD處理器圖2-17PentiumD內(nèi)部示意圖2.AMD雙核處理器AMD推出的雙核心處理器分別是雙核心的Opteron系列和全新的Athlon64X2系列處理器。AMDAthlon64X2內(nèi)部示意圖如圖2-19，揭開(kāi)外殼后的AMDAthlon64X2如圖2-20。其中Athlon64X2是用以抗衡PentiumD和PentiumExtremeEdition的桌面雙核心處理器系列。圖2-19AMDAthlon64X2內(nèi)部示意圖圖2-20揭開(kāi)外殼后的AMDAthlon64X2

3.Core2系列Core2（酷睿2