第9章：總線系統(tǒng)

第9章：總線系統(tǒng)學(xué)習(xí)目標(biāo)了解：了解總線的概念和結(jié)構(gòu)形態(tài)理解：內(nèi)部總線、系統(tǒng)總線、外部總線、I/O總線、通信總線。掌握：總線的仲裁、定時(shí)和數(shù)據(jù)傳送模式總線的概述總線的結(jié)構(gòu)總線接口與仲裁總線系統(tǒng)PCI總線與HOST總線總線結(jié)構(gòu)應(yīng)用舉例總線的聯(lián)接方式總線的結(jié)構(gòu)與組成總線仲裁方式總線接口與仲裁總線的類型總線分布式總裁方式信息傳送方式總線集中式總裁方式多總線結(jié)構(gòu)PCI總線信號總線的數(shù)據(jù)傳送模式總線周期類型與操作總線的定時(shí)協(xié)議總線應(yīng)用案例總線的定時(shí)與傳送模式知識結(jié)構(gòu)9.1總線的概述總線（Bus）是計(jì)算機(jī)各種功能部件之間傳送信息的公共通信干線，它是由導(dǎo)線組成的傳輸線束，按照計(jì)算機(jī)所傳輸?shù)男畔⒎N類，計(jì)算機(jī)的總線可以劃分為數(shù)據(jù)總線、地址總線和控制總線，分別用來傳輸數(shù)據(jù)、數(shù)據(jù)地址和控制信號。總線是一種內(nèi)部結(jié)構(gòu)，它是CPU、內(nèi)存、輸入、輸出設(shè)備傳遞信息的公用通道，主機(jī)的各個(gè)部件通過總線相連接，外部設(shè)備通過相應(yīng)的接口電路再與總線相連接，從而形成了計(jì)算機(jī)硬件系統(tǒng)。在計(jì)算機(jī)系統(tǒng)中，各個(gè)部件之間傳送信息的公共通路叫總線，微型計(jì)算機(jī)是以總線結(jié)構(gòu)來連接各個(gè)功能部件的。9.2總線的結(jié)構(gòu)9.2.1總線的類型隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，總線技術(shù)也在不斷地發(fā)展和完善，而使計(jì)算機(jī)總線技術(shù)種類繁多，各具特色。下面僅對微機(jī)各類總線中目前比較流行的總線技術(shù)分別加以介紹。1.內(nèi)部總線(1)I2C總線(2)SPI總線(3)SCI總線2.系統(tǒng)總線(1)ISA總線(2)EISA總線(3)VESA總線(4)PCI總線(5)CompactPCI3.外部總線(1)RS-232-C總線(2)RS-485總線(3)IEEE-488總線(4)USB總線9.2總線的結(jié)構(gòu)9.2.2總線的結(jié)構(gòu)與組成早期總線的內(nèi)部結(jié)構(gòu)如圖9.2所示，它實(shí)際上是處理器芯片引腳的延伸，是處理器與I/0設(shè)備適配器的通道。這種簡單的總線一般也由50一100條線組成，這些線按其功能可分為三類：地址線、數(shù)據(jù)線和控制線。地址線是單向的，用來傳送主存與設(shè)備的地址；數(shù)據(jù)線是雙向的，用來傳送數(shù)據(jù)；控制線對每一根線來講是單向的(CPU發(fā)向接口，或接口發(fā)向CPU)，用來指明數(shù)據(jù)傳送的方向(存儲(chǔ)器讀、存儲(chǔ)器寫、I/O讀、I/O寫)，中斷控制(請求、識別)和定時(shí)控制等。9.2總線的結(jié)構(gòu)圖9.2總線的內(nèi)部結(jié)構(gòu)9.2總線的結(jié)構(gòu)9.2.3總線的聯(lián)接方式1.單總線結(jié)構(gòu)在許多單處理器的計(jì)算機(jī)中，使用一條單一的系統(tǒng)總線來連接CPU、主存和I/O設(shè)備，叫做單總線結(jié)構(gòu)。CPU主存M.S接口接口I/O設(shè)備I/O設(shè)備圖9.3單總線結(jié)構(gòu)系統(tǒng)總線9.2總線的結(jié)構(gòu)2.雙總線結(jié)構(gòu)這種結(jié)構(gòu)保持了單總線系統(tǒng)簡單、易于擴(kuò)充的優(yōu)點(diǎn)，但又在CPU和主存之間專門設(shè)置了一組高速的存儲(chǔ)總線，使CPU可通過專用總線與存儲(chǔ)器交換信息，并減輕了系統(tǒng)總線的負(fù)擔(dān)，同時(shí)主存仍可通過系統(tǒng)總線與外設(shè)之間實(shí)現(xiàn)DMA操作，而不必經(jīng)過CPU。當(dāng)然這種雙總線系統(tǒng)以增加硬件為代價(jià)。CPU主存MSI/O接口I/O接口圖9.4雙總線結(jié)構(gòu)存儲(chǔ)總線系統(tǒng)總線……I/O設(shè)備I/O設(shè)備9.2總線的結(jié)構(gòu)3.三總線結(jié)構(gòu)它是在雙總線系統(tǒng)的基礎(chǔ)上增加I/O總線形成的。CPU主存圖9.5三總線結(jié)構(gòu)存儲(chǔ)總線系統(tǒng)總線I/O接口I/O接口……I/O設(shè)備I/O設(shè)備IOP(通道)I/O總線9.2總線的結(jié)構(gòu)9.2.4總線結(jié)構(gòu)應(yīng)用舉例大多數(shù)計(jì)算機(jī)采用了分層次的多總線結(jié)構(gòu)。在這種結(jié)構(gòu)中，速度差異較大的設(shè)備模塊使用不同速度的總線，而速度相近的設(shè)備模塊使用同一類總線。顯然，這種結(jié)構(gòu)的優(yōu)點(diǎn)不僅解決了總線負(fù)載過重的問題，而且使總線設(shè)計(jì)簡單，并能充分發(fā)揮每類總線的效盲目。9.2總線的結(jié)構(gòu)圖9.6Pentium計(jì)算機(jī)主板的總線結(jié)構(gòu)框圖9.3總線接口與仲裁1.總線接口總線接口即I/O設(shè)備適配器，具體指CPU和主存、外圍設(shè)備之間通過總線進(jìn)行連接的邏輯部件。接口部件在它動(dòng)態(tài)連接的兩個(gè)部件之間起著“轉(zhuǎn)換器”的作用，以便實(shí)現(xiàn)彼此之間的信息傳送。圖9.7所示為CPU、接口和外圍設(shè)備之間的連接關(guān)系。主機(jī)I/O接口（適配器）地址線外圍設(shè)備數(shù)據(jù)線控制、狀態(tài)線圖9.7外設(shè)和主機(jī)的連接方法9.3總線接口與仲裁【例1】利用串行方式傳送字符，每秒鐘傳送的數(shù)據(jù)位數(shù)常稱為波特。假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)數(shù)據(jù)位(起始位、停止位、8個(gè)數(shù)據(jù)位)，問傳送的波特?cái)?shù)是多少?每個(gè)數(shù)據(jù)位占用的時(shí)間是多少?【解】：波特?cái)?shù)為：10位×120/秒=1200波特

每個(gè)數(shù)據(jù)位占用的時(shí)間Td是波特?cái)?shù)的倒數(shù)：Td=1/1200=0.833×0.001s=0.833ms9.3總線接口與仲裁9.3.2信息傳送方式數(shù)字計(jì)算機(jī)使用二進(jìn)制數(shù)，它們或用電位的高、低來表示，或用脈沖的有、無來表示。計(jì)算機(jī)系統(tǒng)中，傳輸信息采用三種方式：串行傳送、并行傳送和分時(shí)傳送。但是出于速度和效率上的考慮，系統(tǒng)總線上傳送的信息必須采用并行傳送方式。1.串行傳送當(dāng)信息以串行方式傳送時(shí)，只有一條傳輸線，且采用脈沖傳送。在串行傳送時(shí)，按順序來傳送表示一個(gè)數(shù)碼的所有二進(jìn)制位(bit)的脈沖信號，每次一位，通常以第一個(gè)脈沖信號表示數(shù)碼的最低有效位，最后一個(gè)脈沖信號表示數(shù)碼的最高有效位。9.3總線接口與仲裁【例9.1】：假設(shè)某串行總線傳送速率是960個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)數(shù)據(jù)位，問傳送的波特?cái)?shù)是多少？每個(gè)數(shù)據(jù)位占用的時(shí)間（位周期）是多少？【解】：波特?cái)?shù)為：10位/字符×960字符/秒＝9600（波特）每個(gè)數(shù)據(jù)位占用的時(shí)間Tb是波特?cái)?shù)的倒數(shù)：Tb＝1/9600＝0.000104（s）＝104（μs）9.3總線接口與仲裁2.并行傳送用并行方式傳送二進(jìn)制信息時(shí)，對每個(gè)數(shù)據(jù)位都需要單獨(dú)一條傳輸線。信息有多少二進(jìn)制位組成，就需要多少條傳輸線，從而使得二進(jìn)制數(shù)“0”或“1”在不同的線上同時(shí)進(jìn)行傳送。

并行傳送一般采用電位傳送。由于所有的位同時(shí)被傳送，所以并行數(shù)據(jù)傳送比串行數(shù)據(jù)傳送快得多。3.分時(shí)傳送分時(shí)傳送有兩種概念。一是采用總線復(fù)用方式，某個(gè)傳輸線上既傳送地址信息，又傳送數(shù)據(jù)信息。為此必須劃分時(shí)間片，以便在不同的時(shí)間間隔中完成傳送地址和傳送數(shù)據(jù)的任務(wù)。分時(shí)傳送的另一種概念是共享總線的部件分時(shí)使用總線。9.3總線接口與仲裁9.3.3總線集中式總裁方式1.集中式仲裁集中式仲裁中每個(gè)功能模塊有兩條線連到中央仲裁器：一條是送往仲裁器的總線請求信號線BR，一條是仲裁器送出的總線授權(quán)信號線BG。(1)鏈?zhǔn)讲樵兎绞芥準(zhǔn)讲樵兎绞降闹饕攸c(diǎn)：總線授權(quán)信號BG串行地從一個(gè)I/O接口傳送到下一個(gè)I/O接口。假如BG到達(dá)的接口無總線請求，則繼續(xù)往下查詢；假如BG到達(dá)的接口有總線請求，BG信號便不再往下查詢，該I/O接口獲得了總線控制權(quán)。離中央仲裁器最近的設(shè)備具有最高優(yōu)先級，通過接口的優(yōu)先級排隊(duì)電路來實(shí)現(xiàn)。9.3總線接口與仲裁9.3.4總線分布式總裁方式分布式仲裁不需要中央仲裁器，每個(gè)潛在的主方功能模塊都有自己的仲裁號和仲裁器。當(dāng)它們有總線請求時(shí)，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個(gè)仲裁器將仲裁總線上得到的號與自己的號進(jìn)行比較。如果仲裁總線上的號大，則它的總線請求不予響應(yīng)，并撤消它的仲裁號。最后，獲勝者的仲裁號保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級仲裁策略為基礎(chǔ)。作為思考題，讀者自行設(shè)計(jì)分布式仲裁器邏輯電路。9.4總線的定時(shí)與傳送模式9.4.1總線的定時(shí)協(xié)議總線的一次信息傳送過程，大致可分為如下五個(gè)階段：請求總線，總線仲裁，尋址(目的地址)，信息傳送，狀態(tài)返回(或錯(cuò)誤報(bào)告)。為了同步主方、從方的操作，必須制訂定時(shí)協(xié)議。定時(shí)：事件出現(xiàn)在總線上的時(shí)序關(guān)系。1.同步定時(shí)在同步定時(shí)協(xié)議中，事件出現(xiàn)在總線上的時(shí)刻由總線時(shí)鐘信號來確定。由于采用了公共時(shí)鐘，每個(gè)功能模塊什么時(shí)候發(fā)送或接收信息都由統(tǒng)一時(shí)鐘規(guī)定，因此，同步定時(shí)具有較高的傳輸頻率。9.4總線的定時(shí)與傳送模式2.異步定時(shí)在異步定時(shí)協(xié)議中，后一事件出現(xiàn)在總線上的時(shí)刻取決于前一事件的出現(xiàn)，即建立在應(yīng)答式或互鎖機(jī)制基礎(chǔ)上。在這種系統(tǒng)中，不需要統(tǒng)一的共公時(shí)鐘信號?？偩€周期的長度是可變的?！纠?.2】某CPU采用集中式仲裁方式，使用獨(dú)立請求與菊花鏈查詢相結(jié)合的二維總線控制結(jié)構(gòu)。每一對請求線BRi和授權(quán)線BGi組成一對菊花鏈查詢電路。每一根請求線可以被若干個(gè)傳輸速率接近的設(shè)備共享。當(dāng)這些設(shè)備要求傳送時(shí)通過BRi線向仲裁器發(fā)出請求，對應(yīng)的BGi線則串行查詢每個(gè)設(shè)備，從而確定哪個(gè)設(shè)備享有總線控制權(quán)。請分析說明演示圖所示的總線仲裁時(shí)序圖9.4總線的定時(shí)與傳送模式【解】從時(shí)序圖看出，該總線采用異步定時(shí)協(xié)議。當(dāng)某個(gè)設(shè)備請求使用總線時(shí)，在該設(shè)備所屬的請求線上發(fā)出申請信號BRi(1)。CPU按優(yōu)先原則同意后給出授權(quán)信號BGi作為回答(2)。BGi鏈?zhǔn)讲樵兏髟O(shè)備，并上升從設(shè)備回答SACK信號證實(shí)已收到BGi信號(3)。CPU接到SACK信號后下降BGi作為回答。(4)在總線“忙”標(biāo)志BBSY為“0”情況該設(shè)備上升BBSY，表示該設(shè)備獲得了總線控制權(quán)，成為控制總線的主設(shè)備(5)。在設(shè)備用完總線后，下降BBSY和SACK(6)，釋放總線。在上述選擇主設(shè)備過程中，可能現(xiàn)行的主從設(shè)備正在進(jìn)行傳送。此時(shí)需等待現(xiàn)行傳送結(jié)束，即現(xiàn)行主設(shè)備下降BBSY信號后(7)，新的主設(shè)備才能上升BBSY，獲得總線控制權(quán)。9.4總線的定時(shí)與傳送模式9.4.2總線的數(shù)據(jù)傳送模式當(dāng)代的總線標(biāo)準(zhǔn)大都能支持以下四類模式的數(shù)據(jù)傳送：1.讀、寫操作讀操作是由從方到主方的數(shù)據(jù)傳送；寫操作是由主方到從方的數(shù)據(jù)傳送。一般，主方先以一個(gè)總線周期發(fā)出命令和從方地址，經(jīng)過一定的延時(shí)再開始數(shù)據(jù)傳送總線周期。為了提高總線利用率，減少延時(shí)損失，主方完成尋址總線周期后可讓出總線控制權(quán)，以使其他主方完成更緊迫的操作。然后再重新競爭總線，完成數(shù)據(jù)傳送總線周期。2.塊傳送操作只需給出塊的起始地址，然后對固定塊長度的數(shù)據(jù)一個(gè)接一個(gè)地讀出或?qū)懭?。對于CPU(主方)、存儲(chǔ)器(從方)而言的塊傳送，常稱為猝發(fā)式傳送，其塊長一般固定為數(shù)據(jù)線寬度(存儲(chǔ)器字長)的4倍。3.寫后讀、讀修改寫操作只給出地址一次，或進(jìn)行先寫后讀操作，或進(jìn)行先讀后寫操作。前者用于校驗(yàn)?zāi)康?，后者用于多道程序系統(tǒng)中對共享存儲(chǔ)資源的保護(hù)。這兩種操作和猝發(fā)式操作一樣，主方掌管總線直到整個(gè)操作完成。4.廣播、廣集操作一般而言，數(shù)據(jù)傳送只在一個(gè)主方和一個(gè)從方之間進(jìn)行。但有的總線允許一個(gè)主方對多個(gè)從方進(jìn)行寫操作，這種操作稱為廣播。與廣播相反的操作稱為廣集，它將選定的多個(gè)從方數(shù)據(jù)在總線上完成AND或OR操作，用以檢測多個(gè)中斷源。9.5PCI總線與HOST總線9.5.1PCI總線信號下表列出了PCI標(biāo)準(zhǔn)2.0版的必備類信號名稱及其功能描述?？偩€周期類型由C/BE#線上的總線命令給出?？偩€周期長度由周期類型和FRAME#(幀)、IRDY#(主就緒)、IRDY#(目標(biāo)就緒)、STOP#(停止)等信號控制。一個(gè)總線周期由一個(gè)地址期和一個(gè)或多個(gè)數(shù)據(jù)期組成。9.5PCI總線與HOST總線9.5.2多總線結(jié)構(gòu)圖9.14所示為典型的多總線結(jié)構(gòu)圖。9.5PCI總線與HOST總線處理器/cache處理器/cache主存控制器主存HOST/PCI橋HOST總線PCI總線HOST/PCI橋LANSCSIPCI設(shè)備PCI設(shè)備PCI/LAGACY橋中低速I/O設(shè)備LAGACY總線(ISA,EISA,…)圖9.14PCI總線典型配置結(jié)構(gòu)框圖9.5PCI總線與HOST總線1.HOST總線該總線有CPU總線、系統(tǒng)總線、主存總線等多種名稱，各自反映總線功能的一個(gè)方面。這里稱“宿主”總線，也許更全面，因?yàn)镠OST總線不僅連接主存，還可以連接多個(gè)CPU。2.PCI總線PCI是一個(gè)與處理器無關(guān)的高速外圍總線，又是至關(guān)重要的層間總線。它采用同步時(shí)序協(xié)議和集中式仲裁策略，并具有自動(dòng)配置能力。3.LAGACY總線可以是ISA，EISA，MCA等這類性能較低的傳統(tǒng)總線，以便充分利用市場上豐富的適配器卡，支持中、低速I/O設(shè)備。在PCI總線體系結(jié)構(gòu)中有三種橋。橋連接兩條總線，使彼此間相互通信。橋又是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)備都能看到同樣的一份地址表。PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送，利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。寫操作時(shí)，橋把上層總線的寫周期先緩存起來，以后的時(shí)間再在下層總線上生成寫周期，即延遲寫。讀操作時(shí)，橋可早于上層總線，直接在下層總線上進(jìn)行預(yù)讀。無論延遲寫和預(yù)讀，橋的作用可使所有的存取都按CPU的需要出現(xiàn)在總線上。9.5PCI總線與HOST總線9.5.3總線周期類型與操作PCI總線周期由當(dāng)前被授權(quán)的主設(shè)備發(fā)起。PCI支持任何主設(shè)備和從設(shè)備之間點(diǎn)到點(diǎn)的對等訪問，也支持某些主設(shè)備的廣播讀寫。PCI總線周期類型由主設(shè)備在C/BE［3-0］線上送出的4位總線命令代碼指明，被目標(biāo)設(shè)備譯碼確認(rèn)，然后主從雙方協(xié)調(diào)配合完成指定的總線周期操作。4位代碼組合可指定16種總線命令，但實(shí)際給出12種。9.5PCI總線與HOST總線9.5.4總線仲裁方式PCI總線采用集中式仲裁方式，每個(gè)PCI主設(shè)備都有獨(dú)立的REQ#(總線請求)和GNT#(總線授權(quán))兩條信號線與中央仲裁器相連。由中央仲裁器根據(jù)一定的算法對各主設(shè)備的申請進(jìn)行仲裁，決定把總線使用權(quán)授予誰。但PCI標(biāo)準(zhǔn)并沒有規(guī)定仲裁算法。中央仲裁器不僅采樣每個(gè)設(shè)備的REQ#信號線，而且采樣公共的FRAME#和IRDY#信號線。因此，仲裁器清楚當(dāng)前總線的使用狀態(tài)：是處于空閑狀態(tài)還是一個(gè)有效的總線周期。PCI總線支持隱藏式仲裁。即在主設(shè)備A正在占用總線期間，中央仲裁器根據(jù)指定的算法裁決下一次總線的主方應(yīng)為主設(shè)備B時(shí)，它可以使GNT#A無效而使GNT#B有效。隱藏式仲裁使裁決過程或在總線空閑期進(jìn)行或在當(dāng)前總線周期內(nèi)進(jìn)行，提高了總線利用率。一個(gè)提出申請并被授權(quán)的主設(shè)備，應(yīng)在FRAME#、IRDY#線已釋放的條件下盡快開始新的總線周期操作。自FRAME#、IRDY#信號變?yōu)闊o效開始起，16個(gè)時(shí)鐘周期內(nèi)信號仍不變?yōu)橛行?，中央仲裁器認(rèn)為被授權(quán)的主設(shè)備為“死設(shè)備”，并收回授權(quán)，以后也不再授權(quán)給該設(shè)備。9.6總線應(yīng)用案例基于PCI總線的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)本節(jié)介紹了一種基于PCI總線的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)，主要討論了高速數(shù)據(jù)采集的存儲(chǔ)與傳輸?shù)挠布鉀Q方案以及該系統(tǒng)的控制邏輯的實(shí)現(xiàn)。在現(xiàn)代雷達(dá)體制中，數(shù)字信號處理技術(shù)已經(jīng)占據(jù)了日益重要的地位。由于微電子技術(shù)的發(fā)展而推動(dòng)的DSP器件的發(fā)展，使在單片或多片DSP中完成諸如正交插值、通道均衡、脈沖壓縮、自適應(yīng)波束形成等雷達(dá)信號處理成為現(xiàn)實(shí)。但是現(xiàn)在的大多數(shù)雷達(dá)信號處理機(jī)都是采用自定義總線，不具有通用性，每改變一些系統(tǒng)功能就需要大量的硬件改動(dòng)。作為雷達(dá)信號處理的前端，數(shù)據(jù)采集板是通用雷達(dá)信號處理機(jī)的不可缺少的一部分。本文就是筆者根據(jù)某通用雷達(dá)信號處理機(jī)的要求而設(shè)計(jì)的，實(shí)踐表明，該系統(tǒng)可以有效的解決數(shù)據(jù)的實(shí)時(shí)傳輸和存儲(chǔ)問題，為信號的實(shí)時(shí)處理提供方便。1.數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)和性能在某通用雷達(dá)信號處理機(jī)中，我們需要對雷達(dá)輸入信號的I和Q兩個(gè)通道的信號進(jìn)行中頻采樣，采樣精度為12位，最高采樣頻率為20M，數(shù)據(jù)采集卡采集到的數(shù)據(jù)要通過PCI總線實(shí)時(shí)的傳輸給數(shù)字信號處理模塊。每路數(shù)字信號字長采用16位，兩路合并為32位數(shù)據(jù)通過PCI總線進(jìn)行傳輸。根據(jù)以上要求，我們采用圖9.16的設(shè)計(jì)方案。系統(tǒng)設(shè)計(jì)以PCI總線控制器為基礎(chǔ)，通過主控寫方式將采集到的I、Q兩路數(shù)據(jù)實(shí)時(shí)傳送給數(shù)字信號處理板。系統(tǒng)的主要功能模塊有：A/D轉(zhuǎn)換模塊（AD9042）、PCI總線控制器（PCI9054）、先進(jìn)先出緩沖（IDT72V3660）、邏輯控制芯片CPLD（EPM7128）。9.6總線應(yīng)用案例圖9.16高速數(shù)據(jù)采集系統(tǒng)框圖9.6總線應(yīng)用案例2.數(shù)據(jù)采集系統(tǒng)主要功能模塊的實(shí)現(xiàn)（１）A/D轉(zhuǎn)換模塊A/D轉(zhuǎn)換采用美國AD公司生產(chǎn)的一種高速度、高性能、低功耗的12位模數(shù)轉(zhuǎn)換芯片AD9042，它的片內(nèi)帶有跟蹤/保持放大器和基準(zhǔn)電源，只需單+5V電源即能工作，并能以41MHz的速率提供與CMOS兼容的邏輯數(shù)據(jù)輸出。它的最大采樣速率可以達(dá)到41MHz，對輸入信號，在整個(gè)Nyquist頻帶上典型不失真動(dòng)態(tài)范圍為。雷達(dá)I、Q兩路輸入信號進(jìn)入高速A/D轉(zhuǎn)換芯片AD9042進(jìn)行模數(shù)轉(zhuǎn)換。由于AD9042只能轉(zhuǎn)換一路信號，所以需要兩片AD9042同時(shí)工作。AD9042正常工作時(shí)，在編碼輸入引腳ENCODE的上升沿觸發(fā)A/D轉(zhuǎn)換以及數(shù)據(jù)輸出，由于系統(tǒng)需要連續(xù)不斷的進(jìn)行A/D轉(zhuǎn)換，所以在ENCODE端采用20MHz的時(shí)鐘輸入信號以連續(xù)不斷的觸發(fā)A/D轉(zhuǎn)換以及數(shù)據(jù)傳輸。采樣系統(tǒng)正常工作以后，AD9042就會(huì)在每個(gè)ENCODE時(shí)鐘信號的上升沿輸出一個(gè)采樣數(shù)據(jù)。電路設(shè)計(jì)時(shí)，AD9042的模擬+5V電源與數(shù)字+5V電源應(yīng)該分開，AVcc的變化不應(yīng)該超過5％，同時(shí)在AD9042數(shù)據(jù)輸出端口串接499Ω的電阻再與后級的FIFO相連接，F(xiàn)IFO為CMOS邏輯兼容器件。9.6總線應(yīng)用案例（２）PCI總線控制器的實(shí)現(xiàn)PCI總線特征和總線定義的邏輯非常復(fù)雜，如果用可編程器件來實(shí)現(xiàn)PCI總線規(guī)范，開發(fā)周期長，并且接口的兼容性不好。因此，我們采用PLX公司生產(chǎn)的專用PCI接口芯片PCI9054來完成PCI接口的邏輯功能實(shí)現(xiàn)。PCI9054是PLX公司的一種功能強(qiáng)大、使用靈活的PCI/CPCI系統(tǒng)總線的橋接芯片。其主要特性如下：支持32位數(shù)據(jù)、33MHz速率的PCI總線，符合V2.1和V2.2版的PCI規(guī)范。包括兩個(gè)獨(dú)立的DMA通道，支持局部總線與PCI主機(jī)總線間的相互數(shù)據(jù)傳輸，可設(shè)置的主從數(shù)據(jù)傳輸模式，及PCI的消息傳遞功能。PCI9054提供PCI總線接口、局部總線接口和外部配置存儲(chǔ)器接口。局部總線有三種工作模式：M模式、C模式和J模式。本地總線的速率高達(dá)50MHz，且本地總線的時(shí)鐘可以由外部提供，該時(shí)鐘可以與PCI時(shí)鐘異步。本系統(tǒng)采用PCI9054的主模式傳送，當(dāng)FIFO的半滿標(biāo)志位（/HF）有效時(shí)，啟動(dòng)PCI9054的主控寫，把數(shù)據(jù)從FIFO由PCI總線傳送到信號處理板。數(shù)據(jù)傳送時(shí)，局部總線控制邏輯（CPLD）應(yīng)驅(qū)動(dòng)地址總線、數(shù)據(jù)總線、讀寫信號線及地址選通信號，控制PCI局部總線的數(shù)據(jù)傳輸。PCI9054會(huì)直接將數(shù)據(jù)存入其內(nèi)部主控寫FIFO，隨后PCI9054會(huì)向CPCI/PCI系統(tǒng)申請PCI總線控制權(quán)，在得到總線控制權(quán)后，根據(jù)映射地址自行完成本次寫操作。局部總線控制器只需將數(shù)據(jù)寫入PCI9054內(nèi)部FIFO，其后的操作不需要CPLD的參與。（３）先進(jìn)先出緩沖（FIFO）由于PCI9054內(nèi)部的FIFO只有32級深度，實(shí)時(shí)傳送高速數(shù)據(jù)時(shí)，PCI9054的內(nèi)部FIFO會(huì)很快存滿，而外界的數(shù)據(jù)仍會(huì)源源不斷的傳送過來，可能會(huì)造成數(shù)據(jù)的丟失，因此必須要擴(kuò)展外部FIFO；（４）采集控制芯片（CPLD）控制邏輯包括數(shù)據(jù)采集控制邏輯、FIFO控制邏輯和PCI接口控制邏輯三部分。我們采用Altera公司的EPM7128來實(shí)現(xiàn)系統(tǒng)的邏輯控制，并利用MaxPlusII軟件進(jìn)行設(shè)計(jì)、仿真和調(diào)試。實(shí)驗(yàn)表明，EPM7128完全可以滿足系統(tǒng)的設(shè)計(jì)要求，大大提高了系統(tǒng)控制電路的集成度。3.數(shù)據(jù)采集系統(tǒng)控制和CPLD設(shè)計(jì)CPLD對數(shù)據(jù)采集系統(tǒng)的控制包括對采集芯片AD9042的控制、對FIFO的控制以及對PCI接口芯片PCI9054的控制。其中，對PCI9054的邏輯控制是設(shè)計(jì)的重點(diǎn)。9.6總線應(yīng)用案例圖9.18CPLD控制邏輯流程圖在CPLD的協(xié)調(diào)控制下，PCI9054與FIFO之間就可以以40MHZ的頻率進(jìn)行數(shù)據(jù)突發(fā)傳送。數(shù)據(jù)首先進(jìn)入PCI9054的內(nèi)部32級的主模式寫FIFO，然后通過PCI總線傳送到信號處理模塊。突發(fā)傳輸以一幀為單位，一幀傳送2048長字，CPLD內(nèi)部設(shè)置計(jì)數(shù)器，如果計(jì)數(shù)達(dá)到2048以后，就主動(dòng)向PCI9054發(fā)送突發(fā)中止信號（/BTERM），以中止本次突發(fā)傳送。在突發(fā)傳送過程中，如果CPLD檢測到突發(fā)中止信號（/BTERM）有效，表示PCI9054主動(dòng)中止本次突發(fā)傳送，則CPLD控制邏輯應(yīng)該使FIFO讀允許信號（/REN）無效，停止本次突發(fā)數(shù)據(jù)傳送。同時(shí)，不停的檢測PCI9054的準(zhǔn)備好信號（/READY），如果準(zhǔn)備好信號有效，則重新發(fā)送地址選通信號（/ADS）和地址信號，繼續(xù)本一幀數(shù)據(jù)的突發(fā)傳送。CPLD內(nèi)部應(yīng)該設(shè)置傳送計(jì)數(shù)器，能夠準(zhǔn)確的計(jì)算出被PCI9054打斷以后繼續(xù)傳輸?shù)牡刂贰Ｒ粠瑪?shù)據(jù)傳送結(jié)束以后，就重新等待FIFO的半滿信號（/HF），以啟動(dòng)下一幀的數(shù)據(jù)傳送。本系統(tǒng)應(yīng)用于某通用雷達(dá)信號處理機(jī)中，是該雷達(dá)信號處理機(jī)的重要組成部分。在前端對數(shù)據(jù)處理之后，在定時(shí)時(shí)鐘的驅(qū)動(dòng)下，對信號進(jìn)行實(shí)時(shí)A/D轉(zhuǎn)換，然后，利用PCI總線的高速傳送特性，把采集數(shù)據(jù)送入信號處理模塊，進(jìn)行后續(xù)的數(shù)字信號處理。工程實(shí)踐證明，該系統(tǒng)能夠可靠的工作，為后續(xù)信號處理提供有效的數(shù)據(jù)。9.6總線應(yīng)用案例本章小結(jié)總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通道，并在爭用資源的基礎(chǔ)上進(jìn)行工作?？偩€有物理特性、功能特性、電氣特性、機(jī)械特性，因此必須標(biāo)準(zhǔn)化。微型計(jì)算機(jī)系統(tǒng)的標(biāo)準(zhǔn)總線從SA總線(16位，帶寬8M