微型計(jì)算機(jī)存儲(chǔ)器接口技術(shù)

微型計(jì)算機(jī)存儲(chǔ)器接口技術(shù)第一頁(yè)，共七十一頁(yè)，2022年，8月28日5.1存儲(chǔ)器概述存儲(chǔ)器是微型計(jì)算機(jī)系統(tǒng)中用來(lái)存放程序和數(shù)據(jù)的基本單元或設(shè)備。一、存儲(chǔ)器的分類按存儲(chǔ)介質(zhì)分：半導(dǎo)體存儲(chǔ)器、磁介質(zhì)存儲(chǔ)器和光存儲(chǔ)器。按存儲(chǔ)器與cpu的耦合程度分：內(nèi)存和外存第二頁(yè)，共七十一頁(yè)，2022年，8月28日1.半導(dǎo)體存儲(chǔ)器的分類

a.雙極型存儲(chǔ)器; b.MOS型存儲(chǔ)器2.按存取方式分類（1）隨機(jī)存取存儲(chǔ)器RAM

a.靜態(tài)RAMb.動(dòng)態(tài)RAM(一)半導(dǎo)體存儲(chǔ)器的分類及特點(diǎn)第三頁(yè)，共七十一頁(yè)，2022年，8月28日（2）只讀存儲(chǔ)器ROMa.掩模式ROM；b.熔煉式可編程的PROM，c.可用紫外線擦除、可編程的EPROM;d.可用電擦除、可編程的E2PROM等。e.閃速存儲(chǔ)器（FlashMemory）：簡(jiǎn)稱閃存第四頁(yè)，共七十一頁(yè)，2022年，8月28日閃存：FlashMemory特點(diǎn)：非易失性存儲(chǔ)器，可在系統(tǒng)電可擦除和可重復(fù)編程閃速存儲(chǔ)器的技術(shù)分類：全球閃速存儲(chǔ)器的主要供應(yīng)商有AMD、ATMEL、Fujistu、Hitachi、Hyundai、Intel、Micron、Mitsubishi、Samsung、SST、SHARP、TOSHIBA，由于各自技術(shù)架構(gòu)的不同，分為幾大陣營(yíng)。

NOR技術(shù)

NANDAND技術(shù)

由EEPROM派生的閃速存儲(chǔ)器第五頁(yè)，共七十一頁(yè)，2022年，8月28日3.按在微機(jī)系統(tǒng)中位置分類

第六頁(yè)，共七十一頁(yè)，2022年，8月28日1.存儲(chǔ)容量存儲(chǔ)容量是指存儲(chǔ)器所能存儲(chǔ)二進(jìn)制數(shù)碼的數(shù)量，存儲(chǔ)容量=存儲(chǔ)字?jǐn)?shù)(存儲(chǔ)單元數(shù))×存儲(chǔ)字長(zhǎng)(每單元的比特?cái)?shù))例如，某存儲(chǔ)芯片的容量為1024×4，即該芯片有1024個(gè)存儲(chǔ)單元，每個(gè)單元4位代碼。2.存取速度存取時(shí)間是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間，也稱為訪問(wèn)時(shí)間。 存取速度也可用存取周期或數(shù)據(jù)傳輸速率來(lái)描述.二、存儲(chǔ)器的主要性能指標(biāo)衡量半導(dǎo)體存儲(chǔ)器性能的主要指標(biāo)有存儲(chǔ)容量、存取速度、功耗和可靠性。第七頁(yè)，共七十一頁(yè)，2022年，8月28日3.功耗和體積功耗通常是指每個(gè)存儲(chǔ)元消耗功率的大小，單位為微瓦/位（μW/位）或者毫瓦/位（mW/位）體積和功耗越小越好.4.可靠性可靠性一般是指對(duì)電磁場(chǎng)及溫度變化等的抗干擾能力，一般平均無(wú)故障時(shí)間為數(shù)千小時(shí)以上。第八頁(yè)，共七十一頁(yè)，2022年，8月28日三、內(nèi)存的基本組成地址譯碼器存儲(chǔ)矩陣數(shù)據(jù)緩沖器012n-101m……控制邏輯…CSR/Wn位地址m位數(shù)據(jù)圖5.2存儲(chǔ)芯片組成示意圖第九頁(yè)，共七十一頁(yè)，2022年，8月28日①地址譯碼器：接收來(lái)自CPU的n位地址，經(jīng)譯碼后產(chǎn)生2n個(gè)地址選擇信號(hào)，實(shí)現(xiàn)對(duì)片內(nèi)存儲(chǔ)單元的選址。②控制邏輯電路：接收片選信號(hào)CS及來(lái)自CPU的讀/寫(xiě)控制信號(hào)，形成芯片內(nèi)部控制信號(hào)，控制數(shù)據(jù)的讀出和寫(xiě)入。③數(shù)據(jù)緩沖器：寄存來(lái)自CPU的寫(xiě)入數(shù)據(jù)或從存儲(chǔ)體內(nèi)讀出的數(shù)據(jù)。④存儲(chǔ)體：是存儲(chǔ)芯片的主體，由基本存儲(chǔ)元按照一定的排列規(guī)律構(gòu)成。第十頁(yè)，共七十一頁(yè)，2022年，8月28日一、靜態(tài)RAM

RAM通常用來(lái)存儲(chǔ)當(dāng)前運(yùn)行的程序和在程序運(yùn)行過(guò)程中需要改動(dòng)的數(shù)據(jù)。相對(duì)于DRAM,SRAM具有速度快，接口簡(jiǎn)單、讀寫(xiě)操作簡(jiǎn)便等特點(diǎn)，但其存儲(chǔ)容量小，價(jià)格也偏高，故通常在多級(jí)存儲(chǔ)系統(tǒng)中被用于構(gòu)成cache存儲(chǔ)器。5.2隨機(jī)存儲(chǔ)器第十一頁(yè)，共七十一頁(yè)，2022年，8月28日

常用的SRAM芯片有:Intel公司生產(chǎn)的2114、2128、6116、6264、62256等。如HY6116，HM62256，HM628128,等等容量:1K×4,1K×8,2K×8,K×8,…512K×8現(xiàn)以2114芯片為例對(duì)SRAM的芯片特性和接口方法進(jìn)行介紹。第十二頁(yè)，共七十一頁(yè)，2022年，8月28日A5A0A2A1CS-192114……1810VCCA9I/O1A6A4A3A7A8I/O2I/O3WE-符號(hào)引腳名

A0~A9地址輸入

I/01~I/04數(shù)據(jù)輸入/輸出

CS-片選

WE-寫(xiě)允許VCC、GND電源、地1.芯片特性

Intel2114是一種存儲(chǔ)容量為1K×4位，存取時(shí)間最大為450ns的SRAM芯片。如下圖：GND第十三頁(yè)，共七十一頁(yè)，2022年，8月28日2.內(nèi)部結(jié)構(gòu)片選及讀／寫(xiě)控制電路：用于實(shí)現(xiàn)對(duì)芯片的選擇及讀／寫(xiě)控制存儲(chǔ)矩陣：Intel2114內(nèi)部共有4096個(gè)存儲(chǔ)電路，排成64×64的短陣形式地址譯碼器：輸入為10根線，采用兩級(jí)譯碼方式，其中6根用于行譯碼，4根用于列譯碼；I/O控制電路：分為輸入數(shù)據(jù)控制電路和列I／O電路，用于對(duì)信息的輸入／輸出進(jìn)行緩沖和控制；第十四頁(yè)，共七十一頁(yè)，2022年，8月28日?A0~A7：地址信號(hào)的輸入引腳，用來(lái)分時(shí)接收CPU送來(lái)的8位行、列地址；

?RAS：行地址選通信號(hào)輸入引腳，低電平有效，兼作芯片選擇信號(hào)。當(dāng)為低電平時(shí)，表明芯片當(dāng)前接收的是行地址；?CAS：列地址選通信號(hào)輸入引腳，低電平有效，表明當(dāng)前正在接收的是列地址(此時(shí)應(yīng)保持為低電平)；?WE

：寫(xiě)允許控制信號(hào)輸入引腳，當(dāng)其為低電平時(shí)，執(zhí)行寫(xiě)操作；否則，執(zhí)行讀操作。?DIN：數(shù)據(jù)輸入引腳；?DOUT：數(shù)據(jù)輸出引腳；?VDD：十5V電源引腳；?Css：地；?N/C：未用引腳

NCDINWERASRASA0A1A2VDD182164DRAM……169VSSCASDOUTA6A3A4A5A7引腳排列圖二、DRAM1.芯片特性

Intel2164是一種存儲(chǔ)容量為64K×1位、最大存取時(shí)間為200ns、刷新時(shí)間間隔為2ms的DRAM芯片。第十五頁(yè)，共七十一頁(yè)，2022年，8月28日2.Intel2164的內(nèi)部結(jié)構(gòu)第十六頁(yè)，共七十一頁(yè)，2022年，8月28日2.接口方法

DRAM控制器一般由如下部分組成：①地址多路開(kāi)關(guān)：由于要向DRAM芯片分時(shí)送出行地址和列地址，所以必須具有多路開(kāi)關(guān)，把來(lái)自CPU的地址變成行地址和列地址分兩次送出。②刷新定時(shí)器：用來(lái)定時(shí)提供刷新請(qǐng)求。③刷新地址計(jì)數(shù)器：提供刷新的地址，每刷新一行，計(jì)數(shù)器自動(dòng)加1，全部行刷新一遍后自動(dòng)歸零，重復(fù)刷新過(guò)程。第十七頁(yè)，共七十一頁(yè)，2022年，8月28日④仲裁電路：當(dāng)來(lái)自CPU的訪問(wèn)存儲(chǔ)器請(qǐng)求和來(lái)自刷新定時(shí)器的刷新請(qǐng)求同時(shí)產(chǎn)生時(shí)，對(duì)二者的優(yōu)先權(quán)進(jìn)行裁定。⑤時(shí)序發(fā)生器：提供行地址選通信號(hào)RAS、列地址選通信號(hào)CAS和寫(xiě)允許信號(hào)WE，以滿足對(duì)存儲(chǔ)器進(jìn)行訪問(wèn)及對(duì)芯片進(jìn)行刷新的要求。第十八頁(yè)，共七十一頁(yè)，2022年，8月28日CPU刷新定時(shí)器仲裁電路時(shí)序發(fā)生器刷新地址計(jì)數(shù)器地址多路開(kāi)關(guān)DRAM讀/寫(xiě)地址總線地址RASCASWRDRAM控制的邏輯框圖第十九頁(yè)，共七十一頁(yè)，2022年，8月28日三、存儲(chǔ)器擴(kuò)展技術(shù)對(duì)于存儲(chǔ)體中存儲(chǔ)單元的排列方式，通常分為字結(jié)構(gòu)方式和位結(jié)構(gòu)方式兩種。字結(jié)構(gòu)方式：指芯片上所有的存儲(chǔ)元排列成不同的存儲(chǔ)單元，每個(gè)單元一個(gè)字，每個(gè)字的各位在同一芯片內(nèi)。如：1K*8位結(jié)構(gòu)方式：指芯片上所有的存儲(chǔ)元排列成不同的存儲(chǔ)單元，每個(gè)單元一位，即所有存儲(chǔ)元排列成不同字的同一位。如：8K*1第二十頁(yè)，共七十一頁(yè)，2022年，8月28日例1

用1K×4的2114芯片構(gòu)成lKB的存儲(chǔ)器系統(tǒng)

分析：

由于每個(gè)芯片的容量為1K，故滿足存儲(chǔ)器系統(tǒng)的容量要求。但由于每個(gè)芯片只能提供4位數(shù)據(jù)，故需用2片這樣的芯片，它們分別提供4位數(shù)據(jù)至系統(tǒng)的數(shù)據(jù)總線，以滿足存儲(chǔ)器系統(tǒng)的字長(zhǎng)要求。

第二十一頁(yè)，共七十一頁(yè)，2022年，8月28日設(shè)計(jì)要點(diǎn)：將每個(gè)芯片的10位地址線按引腳名稱一一并聯(lián)，按次序逐根接至系統(tǒng)地址總線的低10位。數(shù)據(jù)線則按芯片編號(hào)連接，1號(hào)芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D3，2號(hào)芯片的4位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D4-D7。兩個(gè)芯片的WE端并在一起后接至系統(tǒng)控制總線的存儲(chǔ)器寫(xiě)信號(hào)（如CPU為8086/8088，也可由和／M或IO/的組合來(lái)承擔(dān)）。CS引腳也分別并聯(lián)后接至地址譯碼器的輸出，而地址譯碼器的輸入則由系統(tǒng)地址總線的高位來(lái)承擔(dān)。

第二十二頁(yè)，共七十一頁(yè)，2022年，8月28日當(dāng)存儲(chǔ)器工作時(shí)，系統(tǒng)根據(jù)高位地址的譯碼同時(shí)選中兩個(gè)芯片，而地址碼的低位也同時(shí)到達(dá)每一個(gè)芯片，從而選中它們的同一個(gè)單元。在讀/寫(xiě)信號(hào)的作用下，兩個(gè)芯片的數(shù)據(jù)同時(shí)讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個(gè)字節(jié)的輸出，或者同時(shí)將來(lái)自數(shù)據(jù)總線上的字節(jié)數(shù)據(jù)寫(xiě)入存儲(chǔ)器。

第二十三頁(yè)，共七十一頁(yè)，2022年，8月28日目前廣泛使用的典型EPROM芯片有Intel公司生產(chǎn)的2716、2732、2764、27128、27256、27512等;其容量分別為2K×8位至64K×8,512K×8位;封裝形式:前兩種為24腳雙列可直插式封裝，后幾種為28腳雙列直插式封裝。5.3只讀存儲(chǔ)器一、可擦除可編程的ROM第二十四頁(yè)，共七十一頁(yè)，2022年，8月28日CE/PGM1241213A7A1A0O0O1O3GND…VCCA8A9VPPOEA10O3O7…Intel2716芯片引腳排列圖1.芯片特性

Intel2716:容量為16K（2K×8位);存取時(shí)間:約450ns;單一的+5V電源。各引腳的功能如下：?

Al0~A0：地址信號(hào)輸入引腳，可尋址芯片的2K個(gè)存儲(chǔ)單元；?

O7~O0：雙向數(shù)據(jù)信號(hào)輸入輸出引腳；?

CE：片選信號(hào)輸入引腳，低電平有效，只有當(dāng)該引腳轉(zhuǎn)入低電平時(shí)，才能對(duì)相應(yīng)的芯片進(jìn)行操作；?

OE

：數(shù)據(jù)輸出允許控制信號(hào)引腳，輸入，低電平有效，用以允許數(shù)據(jù)輸出；?

Vcc：+5v電源，用于在線的讀操作；?

VPP：+25v電源，用于在專用裝置上進(jìn)行寫(xiě)操作；?

GND：地。第二十五頁(yè)，共七十一頁(yè)，2022年，8月28日2.內(nèi)部結(jié)構(gòu)

存儲(chǔ)陣列：Intel2716存儲(chǔ)器芯片的存儲(chǔ)陣列由2K×8個(gè)帶有浮動(dòng)?xùn)诺腗OS管構(gòu)成，共可保存2K×8位二進(jìn)制信息；?

X譯碼器：又稱為行譯碼器，可對(duì)7位行地址進(jìn)行譯碼；?

Y譯碼器：又稱為列譯碼器，可對(duì)4位列地址進(jìn)行譯碼；?

輸出允許、片選和編程邏輯：實(shí)現(xiàn)片選及控制信息的讀/寫(xiě)；?

數(shù)據(jù)輸出緩沖器：實(shí)現(xiàn)對(duì)輸出數(shù)據(jù)的緩沖。為什么只需要11根地址線進(jìn)行片內(nèi)地址譯碼？第二十六頁(yè)，共七十一頁(yè)，2022年，8月28日3.接口方法Intel2716芯片與8位CPU的連接方法如下：①低位地址線、數(shù)據(jù)線直接相連；②工作電源VCC直接與+5V電源相連，編程電源通常由開(kāi)關(guān)控制；③CE-和OE-信號(hào)分別由CPU高位地址總線和控制總線譯碼后產(chǎn)生，通常采用圖5.12所示的3種方法。第二十七頁(yè)，共七十一頁(yè)，2022年，8月28日

Intel2716芯片與CPU的連接方法A0~A10譯碼器A11~A15≥1A0~A102716CEM訪問(wèn)RDOEDOUT（a）A0~A10譯碼器A11~A15A0~A102716CEOE≥1M訪問(wèn)RDDOUT（b）RDA0~A10譯碼器A11~A15A0~A102716CEM訪問(wèn)OEDOUT（c）第二十八頁(yè)，共七十一頁(yè)，2022年，8月28日4.接口舉例（1）要求用2716EPROM芯片為某8位微處理器設(shè)計(jì)一個(gè)16KB的ROM存儲(chǔ)器。已知該微處理器地址線為A0～A15，數(shù)據(jù)線為D0～D7，“允許訪存”控制信號(hào)為M，讀出控制信號(hào)為RD。畫(huà)出EPROM與CPU的連接框圖。第二十九頁(yè)，共七十一頁(yè)，2022年，8月28日（2）分析由于每個(gè)芯片的字長(zhǎng)為8位，故滿足存儲(chǔ)器系統(tǒng)的字長(zhǎng)要求。但由于每個(gè)芯片只能提供2K個(gè)存儲(chǔ)單元，故需用8片這樣的芯片，以滿足存儲(chǔ)器系統(tǒng)的容量要求。第三十頁(yè)，共七十一頁(yè)，2022年，8月28日(3)設(shè)計(jì)要點(diǎn)

先將每個(gè)芯片的11位地址線按引腳名稱一一并聯(lián)，然后按次序逐根接至系統(tǒng)地址總線的低11位。將每個(gè)芯片的8位數(shù)據(jù)線依次接至系統(tǒng)數(shù)據(jù)總線的D0-D7。8個(gè)芯片的OE端并在一起后接至系統(tǒng)控制總線的存儲(chǔ)器讀信號(hào)它們的片選引腳分別接至地址譯碼器的不同輸出，地址譯碼器的輸入則由系統(tǒng)地址總線的高位來(lái)承擔(dān)。第三十一頁(yè)，共七十一頁(yè)，2022年，8月28日+5V圖5.13EPROM與CPU連接框圖74LS138G2A

G2BG1D0~D7A0~A10Y0CPUA11~A13MO0~O72716(2)OECEO0~O72716(1)OE

CEO0~O72716(8)OECE+5V+25VVPPVCC+5VGNDRDY1Y7………2k2k（4）實(shí)現(xiàn)當(dāng)存儲(chǔ)器工作時(shí)，根據(jù)高位地址的不同，系統(tǒng)通過(guò)譯碼器分別選中不同的芯片，低位地址碼則同時(shí)到達(dá)每一個(gè)芯片，選中它們的相應(yīng)單元。在讀信號(hào)的作用下，選中芯片的數(shù)據(jù)被讀出，送上系統(tǒng)數(shù)據(jù)總線，產(chǎn)生一個(gè)字節(jié)的輸出。

第三十二頁(yè)，共七十一頁(yè)，2022年，8月28日

EEPROM的讀寫(xiě)操作與SRAM,EPROM基本相同，不過(guò)變成寫(xiě)入的時(shí)間較長(zhǎng)，寫(xiě)入一個(gè)字節(jié)需1-5ms。在大量的內(nèi)容需要修改時(shí)，花費(fèi)時(shí)間較多。因EEPROM是非易失存儲(chǔ)器，而且可以在線擦除和寫(xiě)入，因而非常適合在嵌入式系統(tǒng)中用于一些偶爾需要修改的少量的參數(shù)。二、電可擦除可編程的ROM第三十三頁(yè)，共七十一頁(yè)，2022年，8月28日三、閃速存儲(chǔ)器1、閃存的組織結(jié)構(gòu)閃存有兩種組織結(jié)構(gòu)：按頁(yè)面組織和按區(qū)塊組織。按頁(yè)面組織：按頁(yè)面組織的閃存，其內(nèi)部有一頁(yè)緩存。閃存的存儲(chǔ)體按頁(yè)面組織，頁(yè)緩存的大小與存儲(chǔ)體的頁(yè)大小一致，速度快。按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯片擦除能力，編程較靈活。第三十四頁(yè)，共七十一頁(yè)，2022年，8月28日在微機(jī)系統(tǒng)中，CPU對(duì)存儲(chǔ)器進(jìn)行讀寫(xiě)操作，首先要由地址總線給出地址信號(hào)，選擇要進(jìn)行讀/寫(xiě)操作的存儲(chǔ)單元，然后通過(guò)控制總線發(fā)出相應(yīng)的讀/寫(xiě)控制信號(hào)，最后才能在數(shù)據(jù)總線上進(jìn)行數(shù)據(jù)交換。所以，存儲(chǔ)器芯片與CPU之間的連接，實(shí)質(zhì)上就是其與系統(tǒng)總線的連接，包括：

?

地址線的連接；

?數(shù)據(jù)線的連接；

?

控制線的連接；在連接中要考慮的問(wèn)題有以下幾個(gè)方面：5.4存儲(chǔ)器與CPU的連接第三十五頁(yè)，共七十一頁(yè)，2022年，8月28日一、存儲(chǔ)器接口應(yīng)考慮的幾個(gè)問(wèn)題1.存儲(chǔ)器與CPU之間的時(shí)序配合

CPU在取址和存儲(chǔ)器讀或?qū)懖僮鲿r(shí)，是有固定時(shí)序的，用戶要根據(jù)這些來(lái)確定對(duì)存儲(chǔ)器存取速度的要求，或在存儲(chǔ)器已經(jīng)確定的情況下，考慮是否需要Tw周期，以及如何實(shí)現(xiàn)。第三十六頁(yè)，共七十一頁(yè)，2022年，8月28日2.CPU總線負(fù)載能力;在設(shè)計(jì)CPU芯片時(shí)，一般考慮其輸出線的直流負(fù)載能力，為帶一個(gè)TTL負(fù)載?，F(xiàn)在的存儲(chǔ)器一般都為MOS電路，直流負(fù)載很小，主要的負(fù)載是電容負(fù)載.

故在小型系統(tǒng)中，CPU是可以直接與存儲(chǔ)器相連的，而較大的系統(tǒng)中，若CPU的負(fù)載能力不能滿足要求，可以（就要考慮CPU能否帶得動(dòng)，需要時(shí)就要加上緩沖器，）由緩沖器的輸出再帶負(fù)載。第三十七頁(yè)，共七十一頁(yè)，2022年，8月28日3.存儲(chǔ)芯片的選用：包括存儲(chǔ)器容量及存儲(chǔ)器空間的安排內(nèi)存通常分為RAM和ROM兩大部分，而RAM又分為系統(tǒng)區(qū)(即機(jī)器的監(jiān)控程序或操作系統(tǒng)占用的區(qū)域)和用戶區(qū)，用戶區(qū)又要分成數(shù)據(jù)區(qū)和程序區(qū)，ROM的分配也類似，所以內(nèi)存的地址分配是一個(gè)重要的問(wèn)題。另外，目前生產(chǎn)的存儲(chǔ)器芯片，單片的容量仍然是有限的，通?？偸且稍S多片才能組成一個(gè)存儲(chǔ)器，這里就有一個(gè)如何產(chǎn)生片選信號(hào)的問(wèn)題。芯片類型的選用芯片型號(hào)的選用第三十八頁(yè)，共七十一頁(yè)，2022年，8月28日4數(shù)據(jù)總線寬度數(shù)據(jù)總線寬度也是存儲(chǔ)器結(jié)構(gòu)的決定因素。如：對(duì)8位數(shù)據(jù)總線的系統(tǒng)，其存儲(chǔ)空間是一個(gè)存儲(chǔ)體，每個(gè)存儲(chǔ)單元存放1個(gè)字節(jié)，存儲(chǔ)芯片內(nèi)存儲(chǔ)器地址是連續(xù)的；對(duì)16位數(shù)據(jù)總線的系統(tǒng)，存儲(chǔ)空間被分為兩個(gè)存儲(chǔ)體，偶存儲(chǔ)體占用偶存儲(chǔ)空間，奇存儲(chǔ)體占用奇存儲(chǔ)空間，而每個(gè)存儲(chǔ)體地址空間是不連續(xù)的。第三十九頁(yè)，共七十一頁(yè)，2022年，8月28日二、存儲(chǔ)器地址譯碼方法1.片選控制的譯碼方法常用的片選控制譯碼方法有線選法、全譯碼法、部分譯碼法和混合譯碼法等。

存儲(chǔ)器的地址譯碼是任何存儲(chǔ)系統(tǒng)設(shè)計(jì)的核心，目的是保證CPU能對(duì)所有存儲(chǔ)單元實(shí)現(xiàn)正確尋址。存儲(chǔ)器的地址譯碼被分為片選控制譯碼和片內(nèi)地址譯碼兩部分。第四十頁(yè)，共七十一頁(yè)，2022年，8月28日（1）1KBCS（2）1KBCS（3）1KBCS（3）1KBCS1111A10A11A13A12A0~A9圖5.4線選結(jié)構(gòu)示意圖（1）線選法當(dāng)存儲(chǔ)器容量不大，所使用的存儲(chǔ)芯片數(shù)量不多，而CPU尋址空間遠(yuǎn)遠(yuǎn)大于存儲(chǔ)器容量時(shí)，可用高位地址線直接作為存儲(chǔ)芯片的片選信號(hào)，每一根地址線選通一塊芯片，這種方法稱為線選法。第四十一頁(yè)，共七十一頁(yè)，2022年，8月28日優(yōu)點(diǎn)：連線簡(jiǎn)單，片選控制無(wú)需專門(mén)的譯碼電路。缺點(diǎn)：（1）當(dāng)存在空閑地址線時(shí)，由于空閑地址線可隨意取值1或0，故將導(dǎo)致地址重疊。（2）整個(gè)存儲(chǔ)器地址分布不連續(xù)，使可尋址范圍減小。第四十二頁(yè)，共七十一頁(yè)，2022年，8月28日（2）全譯碼法

將低位地址總線直接與各芯片的地址線相連，高位地址總線全部經(jīng)譯碼后作為各芯片的片選信號(hào)。

8KB(2)CS

8KB(1)CS

8KB(8)CS

3-8譯碼器A0~A12A13~A15Y0Y1Y7…圖5.5全譯碼法結(jié)構(gòu)示意圖….第四十三頁(yè)，共七十一頁(yè)，2022年，8月28日全譯碼法可以提供對(duì)全存儲(chǔ)空間的尋址能力。當(dāng)存儲(chǔ)器容量小于可尋址的存儲(chǔ)空間時(shí)，可從譯碼器輸出線中選出連續(xù)的幾根作為片選控制，多余的空閑下來(lái)，以便需要時(shí)擴(kuò)充.優(yōu)點(diǎn)：存儲(chǔ)器的地址是連續(xù)的且唯一確定的，即無(wú)地址間斷和地址重疊。第四十四頁(yè)，共七十一頁(yè)，2022年，8月28日（3）部分譯碼法

將高位地址線中的一部分進(jìn)行譯碼，產(chǎn)生片選信號(hào)。常用于不需要全部地址空間的尋址能力，但采用線選法地址線又不夠用的情況。

8KB(2)CS

8KB(1)CS

8KB(3)CS

2-4譯碼器A0~A12A13~A14Y0Y1Y4…

8KB(4)CSA15(不參加譯碼）第四十五頁(yè)，共七十一頁(yè)，2022年，8月28日(4)混合譯碼法

將線選法與部分譯碼法相結(jié)合的一種方法。該法將用于片選控制的高位地址分為兩組，其中一組的地址采用部分譯碼法，經(jīng)譯碼后的每一個(gè)輸出作為一塊芯片的片選信號(hào)；另一組地址則采用線選法，每一位地址線作為一塊芯片的片選信號(hào)。第四十六頁(yè)，共七十一頁(yè)，2022年，8月28日

2KB(8)CS

2KB(1)CS

2KB(9)CS

3-8譯碼器A0~A10A11~A13Y0Y1Y7…

2KB(10)CSA15….11A14缺點(diǎn)：與線選法相同，存在地址重疊和地址不連續(xù)的問(wèn)題。第四十七頁(yè)，共七十一頁(yè)，2022年，8月28日2、地址譯碼電路的設(shè)計(jì)

存儲(chǔ)器地址譯碼電路的設(shè)計(jì)一般遵循如下步驟：

①根據(jù)系統(tǒng)中實(shí)際存儲(chǔ)器容量，確定存儲(chǔ)器在整個(gè)尋址空間中的位置；②根據(jù)所選用存儲(chǔ)芯片的容量，畫(huà)出地址分配圖或列出地址分配表；③根據(jù)地址分配圖或分配表確定譯碼方法并畫(huà)出相應(yīng)的地址位圖；④選用合適器件，畫(huà)出譯碼電路圖。第四十八頁(yè)，共七十一頁(yè)，2022年，8月28日例1：某微機(jī)系統(tǒng)地址總線為16位，實(shí)際存儲(chǔ)器容量為16KB，ROM區(qū)和RAM區(qū)各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,試設(shè)計(jì)譯碼電路.設(shè)計(jì)的一般步驟:①該系統(tǒng)的尋址空間最大為64KB，假定實(shí)際存儲(chǔ)器占用最低16KB的存儲(chǔ)空間，即地址為0000H~3FFFH。其中0000H~1FFFH為EPROM區(qū)，2000H~3FFFH為RAM區(qū)。第四十九頁(yè)，共七十一頁(yè)，2022年，8月28日2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM區(qū)RAM區(qū)地址分配圖②根據(jù)所采用的存儲(chǔ)芯片容量，可畫(huà)出地址分配圖；確定地址分配表第五十頁(yè)，共七十一頁(yè)，2022年，8月28日③確定譯碼方法并畫(huà)出相應(yīng)的地址位圖。EPROM（需要4片）:容量2K，需要11根地址線；RAM（需要8片）:容量1K，只需10根地址線。對(duì)于這類譯碼問(wèn)題的解決方法：用各自的譯碼電路分別產(chǎn)生各自的片選信號(hào)；分兩次譯碼，即先按容量大的進(jìn)行一次譯碼，將一部分輸出作為大容量芯片的片選信號(hào)，另外一部分輸出則與其他相關(guān)地址一起進(jìn)行二次譯碼，產(chǎn)生小容量芯片的片選信號(hào)。第五十一頁(yè)，共七十一頁(yè)，2022年，8月28日Y0

(1)A1174LS138ABCG2AG2BG1A12A13A14A15+5V譯碼器≥1≥1≥1≥1≥1≥1≥1≥1Y4Y1Y2Y3Y5Y6Y71A10

(2)

(3)

(4)

(5)

(6)

(7)

(8)

(9)

(10)

(11)

(12)4片EPROM8片RAM圖5.10片選控制譯碼電路圖④根據(jù)地址位圖，可考慮用3-8譯碼器完成一次譯碼，用適當(dāng)邏輯門(mén)完成二次譯碼第五十二頁(yè)，共七十一頁(yè)，2022年，8月28日三、存儲(chǔ)器與控制總線、數(shù)據(jù)總線的連接1.存儲(chǔ)器與控制總線的連接A.ROM：CS-片選和存儲(chǔ)器讀B.RAM：（1）CS作片選，WR控制讀寫(xiě)；（2）用OE和WE分別控制讀、寫(xiě)，CE控制芯片選通2.存儲(chǔ)器與數(shù)據(jù)總線的連接D0~D7, D0~D15第五十三頁(yè)，共七十一頁(yè)，2022年，8月28日5.5高速緩沖存儲(chǔ)器

一、問(wèn)題的提出微機(jī)系統(tǒng)中的內(nèi)部存儲(chǔ)器通常采用動(dòng)態(tài)RAM構(gòu)成，具有價(jià)格低，容量大的特點(diǎn)，但由于動(dòng)態(tài)RAM采用MOS管電容的充放電原理來(lái)表示與存儲(chǔ)信息，其存取速度相對(duì)于CPU的信息處理速度來(lái)說(shuō)較低。這就導(dǎo)致了兩者速度的不匹配，也就是說(shuō)，慢速的存儲(chǔ)器限制了高速CPU的性能，影響了微機(jī)系統(tǒng)的運(yùn)行速度，并限制了計(jì)算機(jī)性能的進(jìn)一步發(fā)揮和提高。高速緩沖存儲(chǔ)器就是在這種情況下產(chǎn)生的。

第五十四頁(yè)，共七十一頁(yè)，2022年，8月28日二、Cache-主存存儲(chǔ)結(jié)構(gòu)及其實(shí)現(xiàn)為了解決存儲(chǔ)器系統(tǒng)的容量、存取速度及單位成本之間的矛盾，可以采用Cache-主存存儲(chǔ)結(jié)構(gòu)，即在主存和CPU之間設(shè)置高速緩沖存儲(chǔ)器Cache，把正在執(zhí)行的指令代碼單元附近的一部分指令代碼或數(shù)據(jù)從主存裝入Cache中，供CPU在一段時(shí)間內(nèi)使用。

優(yōu)點(diǎn)：

1.Cache的讀寫(xiě)速度幾乎能夠與CPU進(jìn)行匹配，所以微機(jī)系統(tǒng)的存取速度可以大大提高；2.Cache的容量相對(duì)主存來(lái)說(shuō)并不是太大，所以整個(gè)存儲(chǔ)器系統(tǒng)的成本并沒(méi)有上升很多。第五十五頁(yè)，共七十一頁(yè)，2022年，8月28日CPU地址索引機(jī)構(gòu)置換控制器高速緩沖存儲(chǔ)器主存段（頁(yè)）地址高位地址低位地址地址總線數(shù)據(jù)總線圖5.21Cache結(jié)構(gòu)框圖高速緩沖存儲(chǔ)器用于存入要訪問(wèn)的內(nèi)容，即當(dāng)前訪問(wèn)最多程序代碼和數(shù)據(jù)；地址索引機(jī)構(gòu)中存放著與高速緩沖存儲(chǔ)器內(nèi)容相關(guān)的高位地址，當(dāng)訪問(wèn)高速緩沖存儲(chǔ)器命中時(shí)，用來(lái)和地址總線上的低位地址一起形成訪問(wèn)緩沖存儲(chǔ)器地址；而置換控制器則按照一定的置換算法控制高速緩沖存儲(chǔ)器中內(nèi)容的更新。第五十六頁(yè)，共七十一頁(yè)，2022年，8月28日四、Cache-主存存儲(chǔ)結(jié)構(gòu)的命中率

命中率指CPU所要訪問(wèn)的信息在Cache中的比率，相應(yīng)地將所要訪問(wèn)的信息不在Cache中的比率稱為失效率。Cache的命中率除了與Cache的容量有關(guān)外，還與地址映象的方式、替換策略、頁(yè)的大小等因素有關(guān)。

目前，Cache存儲(chǔ)器容量主要有256KB和512KB等。這些大容量的Cache存儲(chǔ)器，使CPU訪問(wèn)Cache的命中率高達(dá)90％至99％，大大提高了CPU訪問(wèn)數(shù)據(jù)的速度，提高了系統(tǒng)的性能。

第五十七頁(yè)，共七十一頁(yè)，2022年，8月28日五、兩級(jí)Cache-主存存儲(chǔ)結(jié)構(gòu)

CPU內(nèi)部的Cache與主機(jī)板上的Cache就形成兩級(jí)Cache結(jié)構(gòu)。CPU工作時(shí)，首先在第一級(jí)Cache(微處理器內(nèi)的Cache)中查找數(shù)據(jù)，如果找不到，則在第二級(jí)Cache(主機(jī)板上的Cache)中查找，若數(shù)據(jù)在第二級(jí)Cache中，Cache控制器在傳輸據(jù)的同時(shí)，修改第一級(jí)Cache；如果數(shù)據(jù)既不在第一級(jí)Cache也不在第二級(jí)Cache中，Cache控制器則從主存中獲取數(shù)據(jù)，同時(shí)將數(shù)據(jù)提供給CPU并修改兩級(jí)Cache。兩級(jí)Cache結(jié)構(gòu)，提高了命中率，加快了處理速度，使CPU對(duì)Cache的操作命中率高達(dá)98％以上。第五十八頁(yè)，共七十一頁(yè)，2022年，8月28日六、Cache的基本操作1．讀操作當(dāng)CPU發(fā)出讀操作命令時(shí)，要根據(jù)它產(chǎn)生的主存地址分兩種情形：一種是需要的數(shù)據(jù)已在Cache存儲(chǔ)器中，那么只需直接訪問(wèn)Cache存儲(chǔ)器，從對(duì)應(yīng)單元中讀取信息到數(shù)據(jù)總線；另一種是所需要的數(shù)據(jù)尚未裝入Cache存儲(chǔ)器，CPU在從主存讀取信息的同時(shí)，由Cache替換部件把該地址所在的那塊存儲(chǔ)內(nèi)容從主存拷貝到Cache中。第五十九頁(yè)，共七十一頁(yè)，2022年，8月28日2．寫(xiě)操作當(dāng)CPU發(fā)出寫(xiě)操作命令時(shí)，也要根據(jù)它產(chǎn)生的主存地址分兩種情形：其一，命中時(shí)，不但要把新的內(nèi)容寫(xiě)入Cache存儲(chǔ)器中，必須同時(shí)寫(xiě)入主存，使主存和Cache內(nèi)容同時(shí)修改，保證主存和副本內(nèi)容一致，這種方法稱寫(xiě)直達(dá)法或稱通過(guò)式寫(xiě)(Write-through，簡(jiǎn)稱通寫(xiě)法);另一種方法是，先不更新主存，而是在Cache中做以標(biāo)記，當(dāng)該頁(yè)被淘汰時(shí)，再把該頁(yè)寫(xiě)回主存。其二，未命中時(shí)，許多微機(jī)系統(tǒng)只向主存寫(xiě)入信息，而不必同時(shí)把這個(gè)地址單元所在的主存中的整塊內(nèi)容調(diào)入Cache