可編程邏輯器件PLD52

7.3

可(Ke)編程邏輯器件PLD7.3.1PLD概述PLD電路表示法7.3.3可編程陣列邏輯(PAL)7.3.4通用陣列邏輯器件(GAL)7.3.5CPLD/FPGA第一頁(yè)，共五十二頁(yè)。7.3.1

可(Ke)編程邏輯器件概述中小規(guī)模標(biāo)準(zhǔn)IC74/74HC/C4000軟件配置大規(guī)模ICCPU/DSP/ARM/MCS專用集成電路ASIC全定制/半定制可編程邏輯器件PLD一、數(shù)字集成電路分類:第二頁(yè)，共五十二頁(yè)。二(Er)、PLD的特點(diǎn)功能密度高設(shè)計(jì)方法靈活（自頂向下、HDL、IP核）先期投資少、風(fēng)險(xiǎn)小產(chǎn)品開(kāi)發(fā)周期短在系統(tǒng)可編程特性可靠性高、保密性強(qiáng)第三頁(yè)，共五十二頁(yè)。三(San)、PLD分類低密度PLD可編程陣列邏輯PAL通用陣列邏輯GAL高密度PLD復(fù)雜可編程邏輯器件CPLD現(xiàn)場(chǎng)可編程門(mén)陣列FPGA第四頁(yè)，共五十二頁(yè)。第五頁(yè)，共五十二頁(yè)。四、PLD器件設(shè)計(jì)流(Liu)程設(shè)計(jì)準(zhǔn)備（系統(tǒng)規(guī)范，模塊設(shè)計(jì)）設(shè)計(jì)輸入原理圖輸入方式文本輸入方式(VHDL、VerilogHDL)功能仿真（前仿真）綜合適配（布局布線）時(shí)序仿真（后仿真）下載（編程）硬件測(cè)試第六頁(yè)，共五十二頁(yè)。五、世(Shi)界主要PLD公司簡(jiǎn)介公司名稱PLD開(kāi)發(fā)系統(tǒng)主要產(chǎn)品Xilinx公司Altera公司Foundation,ISEMax+plus,QuartusFPGA/CPLDCPLD/FPGA第七頁(yè)，共五十二頁(yè)。主要廠商FPGA/CPLD產(chǎn)品(Pin)市場(chǎng)份額第八頁(yè)，共五十二頁(yè)。兩大FPGA/CPLD廠商的(De)代表產(chǎn)品第九頁(yè)，共五十二頁(yè)。六、面向PLD的EDA技術(shù)發(fā)(Fa)展趨勢(shì)PLD芯片高、中、低檔產(chǎn)品齊全嵌入式系統(tǒng)（RAM/PLL/SOPC）完善的硬件測(cè)試技術(shù)內(nèi)部邏輯測(cè)試（嵌入式邏輯分析儀）JTAG邊界掃描測(cè)試高性能的EDA開(kāi)發(fā)工具IP核的廣泛應(yīng)用系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言SystemC,SystemVerilog第十頁(yè)，共五十二頁(yè)。七、PLD應(yīng)(Ying)用領(lǐng)域高速數(shù)字信號(hào)處理無(wú)線通信領(lǐng)域,如軟件無(wú)線電視頻圖像處理領(lǐng)域,如高清數(shù)字電視(HDTV)軍事和航空航天領(lǐng)域,如雷達(dá)聲納接口邏輯控制器PCI、PS/2、USB等接口控制器SDRAM、DDRSRAM接口控制器電平轉(zhuǎn)換LVDS、TTL、COMS等第十一頁(yè)，共五十二頁(yè)。八、EDA設(shè)(She)計(jì)相關(guān)網(wǎng)站公司網(wǎng)站Altera：http://Xilinx：http://Mentor：http://Synplicity：http://設(shè)計(jì)網(wǎng)站Http://Http://第十二頁(yè)，共五十二頁(yè)。九、常用FPGA/CPLD開(kāi)發(fā)工(Gong)具集成開(kāi)發(fā)工具Altera:Maxplus,QuartusXilinx:Foundation,ISEHDL綜合器Synopsys公司的FPGACompilerII

Synplicity公司的SynplifyProHDL仿真器Mentor公司ModelSimAldec公司的Active-HDLCandece公司的Verilog-XL第十三頁(yè)，共五十二頁(yè)。十(Shi)、基于FPGA的嵌入式系統(tǒng)Altera公司NIOSII/ARM9Xilinx公司MicroBlaze/PowerPC第十四頁(yè)，共五十二頁(yè)。一個(gè)典型(Xing)的復(fù)雜應(yīng)用系統(tǒng)第十五頁(yè)，共五十二頁(yè)。采用了(Liao)嵌入式解決方案的系統(tǒng)第十六頁(yè)，共五十二頁(yè)。一(Yi)、基本門(mén)電路的PLD表示法1.輸入緩沖器：2.與門(mén)3或門(mén)

PLD的電路表示法第十七頁(yè)，共五十二頁(yè)。二(Er)、PLD的基本結(jié)構(gòu)第十八頁(yè)，共五十二頁(yè)。7.3.3可編程(Cheng)陣列邏輯(PAL)或陣列（固定）與陣列（可編程）一、特點(diǎn)不能重復(fù)編程輸出結(jié)構(gòu)固定二、結(jié)構(gòu)圖第十九頁(yè)，共五十二頁(yè)。三、用(Yong)PAL實(shí)現(xiàn)邏輯函數(shù)第二十頁(yè)，共五十二頁(yè)。PAL器件組(Zu)合輸出結(jié)構(gòu)第二十一頁(yè)，共五十二頁(yè)。PAL器件寄存器輸出(Chu)結(jié)構(gòu)第二十二頁(yè)，共五十二頁(yè)。7.3.4通用(Yong)陣列邏輯器件(GAL)或陣列（固定）與陣列（可編程）一、特點(diǎn)可重復(fù)編程輸出可重新組態(tài)二、結(jié)構(gòu)圖第二十三頁(yè)，共五十二頁(yè)。輸出邏輯宏(Hong)單元(OLMC)結(jié)構(gòu)第二十四頁(yè)，共五十二頁(yè)。通用陣列邏輯器件GAL組態(tài)模(Mo)式第二十五頁(yè)，共五十二頁(yè)。專用組合輸出及(Ji)專用輸入模式第二十六頁(yè)，共五十二頁(yè)。三態(tài)控制組合輸出模(Mo)式第二十七頁(yè)，共五十二頁(yè)。寄存器輸(Shu)出模式第二十八頁(yè)，共五十二頁(yè)。集成密度高宏單元組態(tài)靈活多觸發(fā)器結(jié)構(gòu)異步時(shí)鐘和時(shí)鐘選擇異步清零與異步予置I/O端口的復(fù)用(Yong)功能乘積項(xiàng)共享陣列高速度、低功耗高保密性7.3.5CPLD/FPGA第二十九頁(yè)，共五十二頁(yè)。FPGA/CPLD結(jié)(Jie)構(gòu)二維的邏輯塊陣列（邏輯單元）可編程的輸入/輸出單元可編程的互連資源第三十頁(yè)，共五十二頁(yè)。MAX7000結(jié)構(gòu)(Gou)框圖第三十一頁(yè)，共五十二頁(yè)。MAXⅡ結(jié)構(gòu)(Gou)框圖第三十二頁(yè)，共五十二頁(yè)。宏單(Dan)元第三十三頁(yè)，共五十二頁(yè)。FLEX10K邏輯結(jié)(Jie)構(gòu)第三十四頁(yè)，共五十二頁(yè)。FLEX10K邏(Luo)輯單元LE第三十五頁(yè)，共五十二頁(yè)。FLEX10K

I/OE第三十六頁(yè)，共五十二頁(yè)。FLEX10K嵌(Qian)入式陣列塊EAB第三十七頁(yè)，共五十二頁(yè)。CycloneⅡ結(jié)構(gòu)(Gou)圖第三十八頁(yè)，共五十二頁(yè)。CycloneⅡ邏輯(Ji)單元LE第三十九頁(yè)，共五十二頁(yè)。CycloneⅡ

LAB第四十頁(yè)，共五十二頁(yè)。CycloneⅡ

IOE第四十一頁(yè)，共五十二頁(yè)。CycloneⅡ

CLOCK第四十二頁(yè)，共五十二頁(yè)。FPGA與CPLD的(De)比較CPLD:邏輯宏單元規(guī)模大PintoPin延遲時(shí)間可預(yù)測(cè)非易失性（Flash、E2CMOS）保密性好互聯(lián)資源有限（集中）功能密度低FPGA:邏輯功能塊規(guī)模小，資源可充分利用PintoPin延遲時(shí)間不預(yù)測(cè)易失性（SRAM）保密性差互聯(lián)資源豐富（分布式、全局，長(zhǎng)線，短線）功能密度高第四十三頁(yè)，共五十二頁(yè)。FPGA/CPLD芯片選型參(Can)考CPLDorFPGAAlteraorXilinxAlteraCyclone系列CycloneII系列Stratix系列StratixII系列MAXII系列XilinxSpartan3系列Virtex系列第四十四頁(yè)，共五十二頁(yè)。FPGA/CPLD的配置與(Yu)下載方式 典型應(yīng)用主動(dòng)串行(AS) 串行配置芯片EPCSJTAG CPLD、FPGA被動(dòng)串行(PS) CPU、FPGA下載電纜：ByteBlasterⅡ（MV）并口下載電纜MasterBlasterUSB下載電纜第四十五頁(yè)，共五十二頁(yè)。AS配(Pei)置圖第四十六頁(yè)，共五十二頁(yè)。AS配置接