a集成電路設計基礎課件

《集成電路設計概述》

3/14/20231目的認識集成電路的發(fā)展歷史、現(xiàn)狀和未來了解集成電路設計工藝熟悉集成電路設計工具培養(yǎng)集成電路設計興趣3/14/20232

主要內(nèi)容1.1 集成電路的發(fā)展1.2 集成電路的分類1.3 集成電路設計步驟1.4 集成電路設計方法1.5 電子設計自動化技術概論1.6 九天系統(tǒng)綜述3/14/20233集成電路芯片顯微照片集成電路芯片鍵合3/14/20235各種封裝好的集成電路3/14/20236

集成電路IC基本概念--形狀:一般為正方形或矩形--面積:幾平方毫米到幾百平方毫米。面積增大引起功耗增大、封裝困難、成品率下降，成本提高，可通過增大硅園片直徑來彌補。--集成度，規(guī)模:包含的MOS管數(shù)目或等效邏輯門(2輸入的NAND)的數(shù)量1個2輸入的NAND=4個MOS管3/14/20237一個圓片制造多個芯片3/14/20239MPW示意圖3/14/2023101.1集成電路的發(fā)展集成電路的出現(xiàn)1947-1948年：公布了世界上第一支（點接觸）晶體三極管—標志電子管時代向晶體管時代過渡。因此1956年美國貝爾實驗室三人獲諾貝爾獎1950年：成功制出結型晶體管1952年：英國皇家雷達研究所第一次提出“集成電路”的設想1958年：美國德克薩斯儀器公司制造出世界上第一塊集成電路（雙極型-1959年公布）1960年：制造成功MOS集成電路3/14/202311集成電路的發(fā)展

年份1989年1993年1997年2007年特征尺寸1.0μm0.6μm0.35μm45nm水平標志微米（M）亞微米（SM）深亞微米（DSM）超深亞微米（VDSM）表1CMOS工藝特征尺寸發(fā)展進程

3/14/202313集成電路發(fā)展的特點：特征尺寸越來越?。?5nm）硅圓片尺寸越來越大（8inch~12inch）芯片集成度越來越大（>2000K）時鐘速度越來越高（>500MHz）電源電壓/單位功耗越來越低（0.6V）布線層數(shù)/I/0引腳越來越多（9層/>1200）3/14/202314摩爾定律

一個有關集成電路發(fā)展趨勢的著名預言，該預言直至今日依然準確。

集成電路自發(fā)明四十年以來，集成電路芯片的集成度每三年翻兩番，而加工特征尺寸縮小倍。

即由Intel公司創(chuàng)始人之一GordonE.Moore博士1965年總結的規(guī)律，被稱為摩爾定律。3/14/202315IC在各個發(fā)展階段的主要特征數(shù)據(jù)

發(fā)展階段主要特征MSI(1966)LSI(1971)VLSI(1980)ULSI(1990)元件數(shù)/芯片102-103103-105105-107107-108特征線寬(um)10-55-33-1<1速度功耗乘積(uj)102-1010-11-10-2<10-2柵氧化層厚度(nm)120-100100-4040-1515-10結深(um)2-1.21.2-0.50.5-.020.2-.01芯片面積(mm2)<1010-2525-5050-100被加工硅片直徑(mm)50-75100-125150>1503/14/202317Intel’sCPU Yearofintroduction Transistors4004 1971 2,2508008 1972 2,5008080 1974 5,0008086 1978 29,000286 1982 120,000386?processor 1985 275,000486?DXprocessor 1989 1,180,000Pentium?processor 1993 3,100,000PentiumIIprocessor 1997 7,500,000PentiumIIIprocessor 1999 24,000,000Pentium4processor 2000 42,000,000Intel公司CPU芯片集成度的發(fā)展3/14/202318Intel公司第一代CPU—4004電路規(guī)模：2300個晶體管生產(chǎn)工藝：10um最快速度：108KHz3/14/202319Intel公司最新一代CPU—Pentium?4

電路規(guī)模：4千2百萬個晶體管生產(chǎn)工藝：0.13um最快速度：2.4GHz3/14/202321集成電路今后的發(fā)展趨勢在發(fā)展微細加工技術的基礎上，開發(fā)超高速度、超高集成度的IC芯片。利用先進工藝技術、設計技術、封裝技術和測試技術發(fā)展各種專用集成電路(ASIC)，特別是開發(fā)更為復雜的片上系統(tǒng)(SOC)，不斷縮短產(chǎn)品上市時限，產(chǎn)品更新?lián)Q代的時間越來越短。

3/14/202322器件結構類型集成度使用的基片材料電路的功能應用領域1.2集成電路的分類

3/14/202323集成度：每塊集成電路芯片中包含的元器件數(shù)目類別數(shù)字集成電路模擬集成電路MOSIC雙極ICSSI<102<100<30MSI10210310050030100LSI1031055002000100300VLSI105107>2000>300ULSI107109GSI>109按晶體管數(shù)目劃分的集成電路規(guī)模

按集成度分類3/14/202325單片集成電路是指電路中所有的元器件都制作在同一塊半導體基片上的集成電路。在半導體集成電路中最常用的半導體材料是硅，除此之外還有GaAs等?；旌霞呻娐泛衲ぜ呻娐繁∧ぜ呻娐钒词褂玫幕牧戏诸?/14/202326“自底向上”（Bottom-up）

“自底向上”的設計路線，即自工藝開始，先進行單元設計，在精心設計好各單元后逐步向上進行功能塊、子系統(tǒng)設計，直至最終完成整個系統(tǒng)設計。在模擬IC和較簡單的數(shù)字IC設計中，大多仍采用“自底向上”的設計方法?！白皂斚蛳隆保═op-down）

其設計步驟與“自底向上”步驟相反。設計者首先進行行為設計；其次進行結構設計；接著把各子單元轉換成邏輯圖或電路圖；最后將電路圖轉換成版圖。

1.3集成電路設計步驟3/14/202329VLSI數(shù)字IC的設計流圖

模擬IC的設計流圖

3/14/202330全定制方法（Full-CustomDesignApproach）半定制方法（Semi-CustomDesignApproach）定制法可編程邏輯器件（PLD：ProgrammableLogicDevice）設計方法1.4集成電路設計方法3/14/202331全定制集成電路（Full-CustomDesignApproach）適用于要求得到最高速度、最低功耗和最省面積的芯片設計。即在晶體管的層次上進行每個單元的性能、面積的優(yōu)化設計，每個晶體管的布局/布線均由人工設計，并需要人工生成所有層次的掩膜（一般為13層掩膜版圖）。對每個器件進行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小。一、全定制方法3/14/202332全定制集成電路優(yōu)點：所設計電路的集成度最高產(chǎn)品批量生產(chǎn)時單片IC價格最低可以用于模擬集成電路的設計與生產(chǎn)缺點：設計復雜度高/設計周期長費用高應用范圍集成度極高且具有規(guī)則結構的IC（如各種類型的存儲器芯片）對性能價格比要求高且產(chǎn)量大的芯片（如CPU、通信IC等）模擬IC/數(shù)?；旌螴C 3/14/202333二、半定制方法半定制集成電路（Semi-CustomDesignApproach）

——即設計者在廠家提供的半成品基礎上繼續(xù)完成最終的設計，只需要生成諸如金屬布線層等幾個特定層次的掩膜。根據(jù)需求采用不同的半成品類型。3/14/202334

半定制的設計方法分為門陣列（GA：GateArray）法和門海（GS：SeaofGates）法兩種：門陣列（GA：GateArray）有通道門陣列：就是在一個芯片上將預先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起，每個單元內(nèi)部含有若干器件，陣列間有規(guī)則布線通道，用以完成門與門之間的連接。未進行連線的半成品硅圓片稱為“母片”半定制方法3/14/202335“母片”的示意圖：3/14/202336門海門海（SOC：Sea-of-Gate）無通道門陣列：也是采用母片結構，它可以將沒有利用的邏輯門作為布線區(qū)，而沒有指定固定的布線通道，以此提高布線的布通率并提供更大規(guī)模的集成度。門海設計技術是把由一對不共柵的P管和N管組成的基本單元鋪滿整個芯片（除I/O區(qū)外），基本單元之間無氧化隔離區(qū)，布線通道不確定，宏單元連線在無用器件區(qū)上進行。3/14/202337門海示意圖

門陣列生產(chǎn)步驟：（1）母片制造（2）用戶連接和金屬布線層制造3/14/202338門陣列法設計流程圖

3/14/202339門陣列方法的設計特點：

設計周期短，設計成本低，適合設計適當規(guī)模、中等性能、要求設計時間短、數(shù)量相對較少的電路。不足：設計靈活性較低；門利用率低；芯片面積浪費。門海方法的設計特點：門利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。3/14/202340

定制法包括：標準單元（SC：StandardCell）積木塊（BB：BuildingBlockLayout）1）標準單元法概念：從標準單元庫中調(diào)用事先經(jīng)過精心設計的邏輯單元，排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路。芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結構，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。三、定制方法3/14/202341標準單元3/14/202342標準單元法與門陣列法比較SC法設計流程與GA法相似，但有若干基本的不同點：(1)在門陣列法中邏輯圖是轉換成門陣列所具有的單元或宏單元，而標準單元法則轉換成標準單元庫中所具有的標準單元。(2)門陣列設計時首先要選定某一種門復雜度的基片，因而門陣列的布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進行的。標準單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設計的要求，而且布線通道的間距是可變的，當布線發(fā)生困難時，通道間距可以隨時加大，因而布局和布線是在一種不太受約束的條件下進行的。(3)門陣列設計時只需要定制部分掩膜版，而標準單元設計后需要定制所有的各層掩膜版。3/14/202343標準單元法與門陣列法相比的優(yōu)點：

(1)芯片面積的利用率比門陣列法要高。芯片中沒有無用的單元，也沒有無用的晶體管。(2)可以保證100％的連續(xù)布通率。(3)單元能根據(jù)設計要求臨時加以特殊設計并加入庫內(nèi)，因而可得到較佳的電路性能。(4)可以與全定制設計法相結合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設計的功能塊。3/14/202344標準單元法也存在不足：(1)原始投資大：單元庫的開發(fā)需要投入大量的人力物力；當工藝變化時，單元的修改工作需要付出相當大的代價，因而如何建立一個在比較長的時間內(nèi)能適應技術發(fā)展的單元庫是一個突出問題。(2)成本較高：由于掩膜版需要全部定制，芯片的加工也要經(jīng)過全過程，因而成本較高。只有芯片產(chǎn)量達到某一定額(幾萬至十幾萬)，其成本才可接受。3/14/202345

2）積木塊法(BB)

又稱通用單元設計法。與標準單元不同之處是：第一，它既不要求每個單元（或稱積木塊）等高，也不要求等寬。每個單元可根據(jù)最合理的情況單獨進行版圖設計，因而可獲得最佳性能。設計好的單元存入庫中備調(diào)用。第二，它沒有統(tǒng)一的布線通道，而是根據(jù)需要加以分配。通用單元法示意圖3/14/202346BB單元：

較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設計。BB布圖特點：任意形狀的單元（一般為矩形或“L”型）、任意位置、無布線通道。BB方法特點：較大的設計自由度，可以在版圖和性能上得到最佳的優(yōu)化。布圖算法在發(fā)展中，通道不規(guī)則，連線端口在單元四周，位置不規(guī)則。3/14/202347四、可編程邏輯器件設計方法

（PLD：ProgrammableLogicDevice）可編程邏輯器件：這種器件實際上也是沒有經(jīng)過布線的門陣列電路，其完成的邏輯功能可以由用戶通過對其可編程的邏輯結構單元（CLB）進行編程來實現(xiàn)?？删幊踢壿嬈骷饕蠵AL、CPLD、FPGA等幾種類型，在集成度相等的情況下，其價格昂貴，只適用于產(chǎn)品試制階段或小批量專用產(chǎn)品。3/14/202348可編程邏輯器件設計方法概念：用戶通過生產(chǎn)商提供的通用器件，自行進行現(xiàn)場編程和制造，或者通過對“與”、“或”矩陣進行掩膜編程，構造所需的專用集成電路器件名“與”矩陣“或”矩陣輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可由用戶組態(tài)四種簡單PLD器件的比較3/14/202349

幾種集成電路類型設計復雜度及費用比較

FullCustom，StandardCell，GateArray，PogrammableLogicDevice從上至下單片價格 ：上漲開發(fā)費用 ：下降設計復雜度 ：下降3/14/202350不同產(chǎn)量時成本與設計方法的關系3/14/2023511.5電子設計自動化技術概論

隨著IC集成度的不斷提高，IC規(guī)模越來越大、復雜度越來越高，采用CAD輔助設計是必然趨勢。第一代IC設計CAD工具出現(xiàn)于20世紀60年代末70年代初，但只能用于芯片的版圖設計及版圖設計規(guī)則的檢查。第二代CAD系統(tǒng)隨著工作站(Workstation)的推出，出現(xiàn)于80年代。其不僅具有圖形處理能力，而且還具有原理圖輸入和模擬能力。如今CAD工具已進入了第三代，稱之為EDA系統(tǒng)。其主要標志是系統(tǒng)級設計工具的推出和邏輯設計工具的廣泛應用。3/14/202352EDA設計工具的選擇EDA—ElectronicDesignAutomation--電子設計自動化。

——隨著集成電路工藝的變化及電路規(guī)模的迅速增大，集成電路的設計復雜度越來越高，現(xiàn)今成功的集成電路設計必須采用EDA工具，它是能夠促進整個電子設計行業(yè)提高設計效率，并使設計人員的各種復雜工作變得比較容易進行的唯一有效手段。3/14/202353EDA設計工具的種類（圖示）3/14/202354工作站平臺上的主流EDA軟件簡介：1）CandenceEDA軟件Candence公司為IC設計者提供了豐富的設計工具，包括：數(shù)字系統(tǒng)模擬工具Verilog-XL；電路圖設計工具Composer；電路模擬工具Spectre(AnalogArtist)；射頻模擬工具SpectreRF；版圖編輯器VirtuosoLayout；布局布線工具Preview；版圖驗證工具Dracula等

3/14/2023552）SynopsysEDA軟件

Synopsys公司在EDA業(yè)界以它的綜合工具而稱著。Synopsys提倡頂層設計。使用該公司的綜合工具，現(xiàn)今已有八成的ASIC是由頂層設計的。它支持VHDL全集，允許概念級驗證，可以自動生成特定工藝的門級網(wǎng)表。Synopsys公司2002年合并了Avant！公司之后，擁有了一系列深亞微米ASIC設計的專業(yè)化工具，包括優(yōu)秀的模擬工具Hspice，使得底層設計能力得到了提升。3/14/2023563）MentorEDA軟件具有EDA全線產(chǎn)品，包括：設計圖輸入；數(shù)字電路設計工具；模擬電路分析工具；數(shù)/?；旌想娐贩治龉ぞ?；邏輯綜合工具；故障分析模擬工具；PCB設計；ASIC設計與校驗；自動測試矢量生成（ATPG）；系統(tǒng)設計工具；數(shù)字信號處理（DSP）工具；FPGA設計等。3/14/2023574）ZeniEDA軟件

九天（Zeni）系統(tǒng)是熊貓（Panda）系統(tǒng)的改進版。熊貓系統(tǒng)由我國在80年代后期自主開發(fā)，面向全定制和半定制大規(guī)模集成電路設計的EDA工具軟件，是具有可支持10萬元件規(guī)模設計能力的大型集成電路計算機輔助設計系統(tǒng)。九天（Zeni）系統(tǒng)包含3個子系統(tǒng)，覆蓋了集成電路設計的主要過程，包括：基于語言的和基于圖形的設計輸入，各個級別的設計正確性的模擬驗證（ZeniVDE）；交互式的物理版圖設計（ZeniPDT）；版圖正確性驗以及CAD數(shù)據(jù)庫（ZeniVERI）。3/14/202358EDA的四大要素系統(tǒng)電路工具（語言）版圖3/14/202359幾個關鍵環(huán)節(jié)系統(tǒng)建模綜合驗證布圖布線3/14/202360IC設計的兩大方面前端設計后端設計3/14/2023611.6九天系統(tǒng)綜述

九天系統(tǒng)是一套完整的超大規(guī)模集成電路計算機輔助設計系統(tǒng)。它采用了分布式的、高效的數(shù)據(jù)統(tǒng)一管理方式，具