FPGA全面介紹PPT的教案

FPGA全面介紹PPT的教案第1頁/共36頁目錄CONTENTMainideaFPGA發(fā)展概述1——Presentby羅海林設(shè)計思想與技巧2——Presentby譚攏FPGA設(shè)計實例3——Presentby張亦弛第2頁/共36頁FPGA發(fā)展概述1——Presentby羅海林1.1

FPGA三國演義1.2

FPGA結(jié)構(gòu)概述1.3

FPGA發(fā)展趨勢第3頁/共36頁FPGA發(fā)展概述1.1FPGA三國演義PART1阿爾特拉：1983PLD發(fā)明者賽靈思：1984FPGA發(fā)明者萊迪思：1983ISP發(fā)明者FPGAWahlstromSvenErik于1967年提出FPGA概念第4頁/共36頁FPGA發(fā)展概述PART1CPLD的時代我國最早的供應(yīng)商LatticeispLSI1032/10161996--98把持FPGA市場1996年追趕銷售模式第一款FLEX8000FPGA反擊先組合，后時序多個時鐘輸入細顆粒查找表結(jié)構(gòu)豐富的寄存器資源分段路由布線結(jié)構(gòu)電路上電加載直接集成三態(tài)門xc3000/4000xc3000/4000Windows平臺maxplusII界面MAX7000

電路規(guī)模得到空前提高橫掃千軍！

比較的是規(guī)模1.1FPGA三國演義第5頁/共36頁FPGA發(fā)展概述PART1FPGA發(fā)展期行業(yè)領(lǐng)導(dǎo)者占據(jù)市場確定大規(guī)模FPGA思路FLEX10K?FPGA鎖相環(huán)(PLL)抗衡FLEX10KFPGA

嵌入式RAM抗衡實現(xiàn)三態(tài)門粗顆粒結(jié)構(gòu)嵌入式RAM非對稱結(jié)構(gòu)集成三態(tài)門細顆粒結(jié)構(gòu)分布式RAM孤島式結(jié)構(gòu)xc3000/4000

比較的是規(guī)模和速度CPLD將擊敗FPGA99年收購AMD的Vantis01年收購Lucent的ORCA元氣大傷

開始蟄伏1.1FPGA三國演義第6頁/共36頁FPGA發(fā)展概述PART1FPGA騰飛期邏輯規(guī)模存儲器尺寸時鐘資源串并收發(fā)器2002Stratix帶嵌入式DSPVirtexSpartan3StratixCyclone3MAX03年全球第一款90nm工藝FPGA2008全球第一款40nm工藝2010全球第一款28nm工藝

2013Intel的14nm三柵極工藝出其不意避其鋒芒2004年推出LatticeECP/M價格競爭LatticeSC/MIPhone7中加入FPGA2016被中資公司收購超20位美國會議員反對2015被intel收購1.1FPGA三國演義第7頁/共36頁FPGA發(fā)展概述1.2FPGA結(jié)構(gòu)概述PART1IOB：可編程輸入輸出單元CLB：可配置邏輯塊DCM：數(shù)字時鐘管理模塊BRAM：嵌入式塊RAM豐富的布線資源底層內(nèi)嵌功能單元：DLL、PLL、DSP和CPU等軟核內(nèi)嵌專用硬核：SERDES等IOBCLBDCMBRAMBRAMIOBIOBIOB第8頁/共36頁FPGA發(fā)展概述1.3FPGA發(fā)展趨勢PART12016年10月11日首款嵌入式FPGA誕生FPGA的發(fā)展分為三個階段TTL邏輯集成電路可編程IO互聯(lián)網(wǎng)的普及路由器及交換器出貨量大增服務(wù)器數(shù)據(jù)中心加速人工智能、5G等需求降低能耗：內(nèi)部連線方式直接連接至SoC時延FPGA有可能迎來應(yīng)用于人工智能（AI）的好時機第9頁/共36頁FPGA設(shè)計思想與技巧2——Presentby譚攏乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口的同步方法第10頁/共36頁用于數(shù)據(jù)流控制FPGA設(shè)計思想與技巧乒乓操作PART2第11頁/共36頁處理流程輸入數(shù)據(jù)流通過“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第1個緩沖周期，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”在第2個緩沖周期，通過“輸入數(shù)據(jù)選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊2”，同時將“數(shù)據(jù)緩沖模塊1”

緩存的第1個周期數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”的選擇，送到“數(shù)據(jù)流運算處理模塊”進行運算處理；在第3個緩沖周期通過“輸入數(shù)據(jù)選擇單元”的再次切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”，同時將“數(shù)據(jù)緩沖模塊2”緩存的第2個周期的數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”切換，送到“數(shù)據(jù)流運算處理模塊”進行運算處理。如此循環(huán)。

FPGA設(shè)計思想與技巧乒乓操作PART2第12頁/共36頁優(yōu)點經(jīng)過緩沖的數(shù)據(jù)流沒有時間停頓，常常應(yīng)用于流水線式算法節(jié)約緩沖區(qū)空間低速模塊處理高速數(shù)據(jù)流

FPGA設(shè)計思想與技巧乒乓操作PART2第13頁/共36頁利用乒乓操作降低數(shù)據(jù)速率FPGA設(shè)計思想與技巧乒乓操作PART2第14頁/共36頁數(shù)據(jù)流處理的常用手段面積與速度互換原則

實現(xiàn)方法：寄存器RAM排列順序有規(guī)定的串并轉(zhuǎn)換：case復(fù)雜的串并轉(zhuǎn)換：FSM

FPGA設(shè)計思想與技巧串并轉(zhuǎn)換PART2第15頁/共36頁一種處理流程和順序操作的思想

適用情況：高速設(shè)計提高工作頻率某個設(shè)計分為若干步驟，且整個數(shù)據(jù)處理是“單流向”，沒有反饋或迭代運算，前一個步驟輸出是下一個步驟輸入。

FPGA設(shè)計思想與技巧流水線操作PART2第16頁/共36頁流水線設(shè)計時序示意圖FPGA設(shè)計思想與技巧流水線操作PART2第17頁/共36頁注意問題：設(shè)計時序的合理安排、前后級接口間數(shù)據(jù)流速的匹配操作步驟劃分合理，統(tǒng)籌考慮各個操作步驟間的數(shù)據(jù)流量前級操作時間=后級操作時間，直接相連前級操作時間>后級操作時間，緩存前級操作時間<后級操作時間，邏輯復(fù)制等操作

FPGA設(shè)計思想與技巧流水線操作PART2第18頁/共36頁FPGA設(shè)計常見的重要問題，也是設(shè)計工作不穩(wěn)定的重要原因錯誤的數(shù)據(jù)接口同步方法：手工加入BUFT或非門調(diào)整數(shù)據(jù)延遲相位差90度的時鐘信號正確的數(shù)據(jù)接口同步方法：輸入輸出的延時不可測，如何完成數(shù)據(jù)同步數(shù)據(jù)有固定格式（幀結(jié)構(gòu)）上級數(shù)據(jù)和本級時鐘是異步的

FPGA設(shè)計思想與技巧數(shù)據(jù)接口同步方法PART2第19頁/共36頁輸入輸出的延時不可測，如何完成數(shù)據(jù)同步建立同步機制：可以用一個同步使能，或者同步指示信號另外數(shù)據(jù)通過RAM或FIFO存取，也可以達到數(shù)據(jù)同步的目的

FPGA設(shè)計思想與技巧數(shù)據(jù)接口同步方法PART2第20頁/共36頁數(shù)據(jù)有固定格式（幀結(jié)構(gòu)）這種情況在通信系統(tǒng)中非常普遍，因為很多數(shù)據(jù)是按照“幀”組織的。由于整個系統(tǒng)對時鐘要求很高，常常專門設(shè)計一塊時鐘板完成高精度時鐘的產(chǎn)生于驅(qū)動。兩個問題：如何完成數(shù)據(jù)同步，并發(fā)現(xiàn)數(shù)據(jù)的“頭”？同步指示信號，或RAM，F(xiàn)IFO緩存一下；傳輸一個數(shù)據(jù)起始位置的指示信號，或插入同步碼

FPGA設(shè)計思想與技巧數(shù)據(jù)接口同步方法PART2第21頁/共36頁上級數(shù)據(jù)和本級時鐘是異步的輸入數(shù)據(jù)與本級處理時鐘同頻率輸入輸入與本級處理時鐘異步寄存器對異步時鐘域的數(shù)據(jù)進行兩次采樣；DPRAM，異步FIFO

FPGA設(shè)計思想與技巧數(shù)據(jù)接口同步方法PART2第22頁/共36頁FPGA設(shè)計實例3——Presentby張亦弛基于FPGA+DSP架構(gòu)的最小系統(tǒng)設(shè)計第23頁/共36頁FPGA設(shè)計實例PART3FPGA：時序控制能力強DSP：數(shù)字信號處理及算法強能否將兩者的優(yōu)勢互補？第24頁/共36頁FPGA設(shè)計實例微型慣導(dǎo)系統(tǒng)PART3微型慣導(dǎo)系統(tǒng)線加速度信號角加速度信號溫度信號GPS信號第25頁/共36頁FPGA設(shè)計實例微型慣導(dǎo)系統(tǒng)PART3FPGA：實現(xiàn)邏輯控制功能，由其處理所有的外圍數(shù)據(jù)并通過事先約定的方式與DSP通信，

將數(shù)據(jù)傳遞給DSP供其進行解算。DSP：主要實現(xiàn)控制系統(tǒng)啟動,對FPGA采樣得到的數(shù)據(jù)進行慣導(dǎo)解算，得到載體的方位、姿態(tài)和速度信息,并將解算結(jié)果通過FPGA向外傳遞顯示。第26頁/共36頁FPGA設(shè)計實例系統(tǒng)框架PART3第27頁/共36頁FPGA設(shè)計實例電源模塊PART3主要用于系統(tǒng)供電，將外部接插件引入的12V隔離直流電源經(jīng)DCDC轉(zhuǎn)換成所需的數(shù)字電源第28頁/共36頁FPGA設(shè)計實例傳感器模塊PART3某慣導(dǎo)測量芯片引腳名稱功能SS#選擇從機IRQ中斷請求MOSI主機輸出、從機輸入MISO主機輸入、從機輸出SCLK串行時鐘第29頁/共36頁FPGA設(shè)計實例處理器模塊PART3第30頁/共36頁FPGA設(shè)計實例FPGA與DSP間通信PART3雙口RAMEMI