數(shù)字集成電路設(shè)計(jì)-筆記歸納

創(chuàng)作時(shí)間：二零二一年六月三十日第三章、器件之勘阻及廣創(chuàng)作創(chuàng)作時(shí)間：二零二一年六月三十一、超深亞微米工藝條件MOS管要二階效應(yīng)：1、度飽和效應(yīng)：主要呈現(xiàn)在短溝道NMOS管,PMOS速飽效應(yīng)不顯著.主原因是

太年夜.在溝電場(chǎng)強(qiáng)不高時(shí)載流子速度正比于電場(chǎng)強(qiáng)度（

即載流子遷移率是常.在電場(chǎng)強(qiáng)度很高時(shí)載流子的度將由于散射效應(yīng)而趨于飽和,不再隨電場(chǎng)強(qiáng)度的增加而線增加.此時(shí)近似表達(dá)式為：

（

satc

呈現(xiàn)飽和速度時(shí)的漏電壓V

是一個(gè)常數(shù)線區(qū)電公式不,

但一旦達(dá)到

V

DSAT

,電即可飽和

此時(shí)

I

DS

與

VGS

成線性關(guān)系（不再是高壓的平方關(guān)系）.2、Latch-up應(yīng)：由于單阱工藝的NPNP結(jié),能會(huì)呈現(xiàn)VDD到VSS的路年夜電流正反饋機(jī)制：PNP微正向通射電流反饋入的極電流放年夜后又反饋到PNP基極再放年夜加劇導(dǎo)通.克服的方法：1、少襯底的寄生電阻,從而減少饋入基極的電流于削了反.2、呵護(hù)環(huán)3、溝道效應(yīng)：溝道較長(zhǎng)時(shí)溝耗盡區(qū)要來(lái)自MOS效應(yīng)而當(dāng)溝道較短時(shí),漏襯（反偏）、源襯結(jié)的耗盡區(qū)將不成忽略,即柵下的一部份區(qū)域已被盡,只要一個(gè)較小的閾值電壓就足以引起強(qiáng)反型.所以短溝時(shí)VT隨減小而減小創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日另外提漏電可獲得類似的效應(yīng),短溝時(shí)VT隨VDS增而減小因這加了反漏襯結(jié)耗盡區(qū)的寬度.這一效應(yīng)被稱為漏端感應(yīng)源端勢(shì)壘降低4、端感應(yīng)源端勢(shì)壘降低（DIBL）：VDS增加會(huì)使源端勢(shì)壘下,溝長(zhǎng)度縮短會(huì)使源端勢(shì)壘下降VDS很夜反偏漏結(jié)擊穿漏源穿,將受柵壓控制5、閾值效應(yīng)（弱反型導(dǎo)通）：當(dāng)電壓低于閾值電壓時(shí)MOS管部份導(dǎo)通.不在導(dǎo)電道時(shí)源（n+）（）漏（n+）三端實(shí)際上形成了一個(gè)寄生的雙極晶體管.一般希望該效應(yīng)越小越好,尤其在依靠電荷在電容上存的靜態(tài)電路因其工作會(huì)受亞閾值漏電的嚴(yán)重影響絕緣體上硅（6、溝長(zhǎng)調(diào)制：長(zhǎng)器：溝道夾斷飽和；短器件：載流子速度飽和7、載流子效應(yīng)：于件發(fā)展過程中,電降低的幅度不及器件尺寸招電強(qiáng)度提,使電子速度增加.漏端強(qiáng)電場(chǎng)一方面引起高能熱電子與晶格撞發(fā)生電子空穴對(duì)從形成襯底電流另方面使電子隧穿柵氧,形成柵電流并改變閾值電壓影響：、器參數(shù)變引長(zhǎng)期的可靠性問題,可能招致器件失效2、襯底電流會(huì)入噪聲Latch-up、靜節(jié)點(diǎn)漏電.解決：LDD（輕攙雜漏）：漏源區(qū)和溝道間加一段電阻率高的輕攙雜區(qū)缺是使器跨導(dǎo)和IDS減.創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日8、效應(yīng)：底偏置體效應(yīng)、襯底電流應(yīng)體效應(yīng)（襯底電流在襯底電阻上的壓降造成襯電壓）二、MOSFET器模1、的、意義：少設(shè)計(jì)時(shí)間和制造本錢.2、求：精確；有物理基礎(chǔ)；可擴(kuò)展性能測(cè)分歧尺寸器件性能；高效率性,減迭次數(shù)和模擬時(shí)間3、結(jié)構(gòu)電阻：溝道等效阻、寄生電阻4、結(jié)構(gòu)電容：三、特征尺寸縮小目的、寸更??；2、速更快；3、功更；、錢更低、方式：1、場(chǎng)律（比例縮?。?理模,尺和電壓按統(tǒng)一比例縮小優(yōu)點(diǎn)：提高了集成密度未改善：功率密.問題：、流度增加、VTH小得抗干擾能力差；3、源電壓標(biāo)準(zhǔn)改變帶來(lái)方便；、源盡層寬度不按比例縮小.2、壓律目最遍僅寸,電堅(jiān)持不變優(yōu)點(diǎn)：、源電壓不變2、高了集成密度問題：、流度、功密度極年夜增加；2、功耗增加；3、道電場(chǎng)增加,將生熱載子效應(yīng)、速度飽和效應(yīng)等負(fù)面效應(yīng)；創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日4、襯底濃度的增加使PN結(jié)寄電容增加速下.3、般化縮小對(duì)天實(shí)用,尺和壓按分歧比例縮小.限制因素：長(zhǎng)期使用的可性、載流子的極限速度、功耗第四章、導(dǎo)線及互連一、確定并量化互連參數(shù)1、互連寄生參數(shù)（寄生R、L、C）對(duì)電路特性的影響主要暗示在三個(gè)方面：性能下降,傳延時(shí)增加；功耗增加,影能耗和功率的分布；引起額外的噪來(lái)源影電路可靠性.2、生參數(shù)簡(jiǎn)化條件（寄電阻、寄生電感、寄生電容（對(duì)地容線電容）：若導(dǎo)線電阻年夜可不考慮電感只慮電阻電容；若導(dǎo)線電阻小且,可只慮電容；若導(dǎo)線電阻小且,則考電感電容；若導(dǎo)線平均間距很年夜,可不考慮線間電容3、連電阻：R

lwt

：縱向參數(shù)t、

由工藝決定橫向參數(shù)l、w由畿決.互連電阻越小,允通互連線的電流越年夜互延越小.薄層電阻

R

t

與邦畿尺寸無(wú)關(guān),

則

RR

l

=（n

為薄層電阻方塊數(shù)）：接觸電阻：連與硅及多晶之間的接觸（有源接觸孔）、分歧互連層之間的接觸通孔）減低接觸電阻的途徑：年夜接孔（效果不明顯）；增多接觸創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十孔；信號(hào)線盡量堅(jiān)持在同層0.25umCMOS工接電典范值：有源接觸孔5~20,通1~5.趨膚效應(yīng)：非常高頻率下,電主在導(dǎo)體概況流動(dòng),其流密度隨進(jìn)入導(dǎo)體深度而指下降趨膚度：電流下降到額定值的1/e時(shí)處深度界頻率：膚深度達(dá)到導(dǎo)體最年夜尺寸（w或t）的1/2時(shí)的頻率4、連電容：導(dǎo)線對(duì)襯底的電容：是電負(fù)載電容的一部.不慮邊緣效應(yīng)時(shí)C=

t

（若w>>t）,

OX

是絕緣介質(zhì)（氧化層）的電常數(shù),

t

OX是氧化層厚度.導(dǎo)線間的電容：5、連電感：何時(shí)考慮：長(zhǎng)的互連線；極高的頻率>1GHz低電阻率互連資料如Cu.對(duì)路性能影響蕩和過沖效應(yīng)；導(dǎo)線間電感耦合；

V=Ldi/dt引的開關(guān)噪聲阻抗失配引起的信號(hào)反射電感值估算：條導(dǎo)線（每單元長(zhǎng)度）的電容c和感l(wèi)存在cl

關(guān)系式（成立的條件是該線必需完全被均勻的絕緣介質(zhì)所包圍但滿時(shí)可用來(lái)求近似值）.二、互連線延時(shí)模型1、布模型：阻和電容沿線長(zhǎng)連續(xù)布,是際情形,但要?jiǎng)?chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日解偏微分方程.2、總模型：總電阻和總對(duì)地電容等效.適于線較短且頻率不十分高的情況,只需解常微分方程.對(duì)互連線是一個(gè)守舊和不精確的模型.為解決集總模型對(duì)長(zhǎng)互連不精確,采分段集總（分段數(shù)越多越精確但型越復(fù)雜模所需時(shí)間越長(zhǎng)）引：3、RC樹、Elmore延公式：RC樹：該電路只有一個(gè)輸入節(jié)點(diǎn),所有電容都在某個(gè)節(jié)點(diǎn)和地之間不括任何電阻回路使其成為樹結(jié)構(gòu).Elmore延時(shí)公節(jié)點(diǎn)i

處延時(shí)為

Di

Cik

,

Rii

暗示路徑電阻Rik

暗示共享路徑電阻代從輸入節(jié)點(diǎn)s到點(diǎn)i和點(diǎn)k這兩條路徑共享的電,

C

i

代表這個(gè)節(jié)點(diǎn)的電容4、N級(jí)RC鏈：RC樹無(wú)支的特殊情形.可使用N級(jí)等分鏈來(lái)近似一條均勻分布電-電線

N

,

導(dǎo)線長(zhǎng)L,單元長(zhǎng)度電阻、電容為r、（=rL）是導(dǎo)線集總電阻,C（=cL）集總電容.當(dāng)N很年夜時(shí)模型趨于分布式rc線：

DN

RCrcL2

,從有：條導(dǎo)線的延時(shí)與其長(zhǎng)度的平方成正比,分布rc線的延是集總型預(yù)測(cè)的延時(shí)的一半即集總模型代表守舊估計(jì)5、連延時(shí)的優(yōu)化：采納低電阻率互連導(dǎo)體降低：采納Cu替Al.創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日采納低介電常數(shù)的互連介質(zhì)降低C：減少延時(shí)、功耗和串?dāng)_采納過渡金屬硅化物降低多晶接觸電.增加互連層數(shù)量有助于減少導(dǎo)線長(zhǎng)度.分層優(yōu)化地址線對(duì)策優(yōu)化走線方式,45°布線拔出中繼器降低電壓擺幅既小了延時(shí)又減小了靜功耗三、傳輸線模型當(dāng)開關(guān)速度足夠快,互線的電阻足夠小時(shí),導(dǎo)的電感將不成忽略因必考傳線效.一導(dǎo)的分布rlc模稱為傳輸線模型1、損傳輸線：慮r、l、c,適于Al芯片2、損傳輸線：慮l適用于Cu基片單元長(zhǎng)度的傳輸延時(shí)

tlc

.信號(hào)反射與終端阻抗：終阻抗決定了當(dāng)波達(dá)到導(dǎo)線末端時(shí)有幾多比例被反射.反射系數(shù)：

R0R0

（R為終端阻抗

Z

為線的特征阻抗）分歧終端時(shí)傳輸線特性：3、制傳輸線效應(yīng)：阻抗匹配,在線端串連匹配電阻者在導(dǎo)線末端并聯(lián)匹配電阻.四、串?dāng)_創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日1、源：當(dāng)兩條互連線間距很小時(shí)一線上的脈沖電壓過寄生電容耦合在另外一條線上引起寄生信號(hào)2、擾的年夜小取決于間耦合電容的年夜小和線間電壓差隨時(shí)間的變動(dòng)速率線間距越小耦電容越年夜串越嚴(yán).層間串?dāng)_：板電容疊面積越年夜,電越夜.為使重疊面積盡可能小,邦設(shè)計(jì)時(shí)應(yīng)使相兩層連線在交叉時(shí)相互垂直.3、制串?dāng)_的途徑：盡量防止節(jié)點(diǎn)浮空.對(duì)串?dāng)_敏感的節(jié)點(diǎn)（低擺幅、浮空）應(yīng)盡量離全擺幅信號(hào)線.相鄰（同層、異層）導(dǎo)線盡量不要平行,鄰盡量垂直走線平行走線盡量遠(yuǎn)離在兩條信號(hào)線間加一條接地或者接VDD的蔽線,使線間電容成為接地電容但會(huì)增加電容負(fù)載時(shí)序允許前提下,盡能加年夜信號(hào)上升下降時(shí)間,但會(huì)開關(guān)功耗加年夜第五章、反相器一、基本特性1、比邏輯,邏電與器件的相尺寸無(wú)關(guān)所晶體管可以采納最小尺寸.2、高輸入阻抗.設(shè)計(jì)良好的反相器具有低輸出阻抗,從對(duì)噪聲和干擾不敏感創(chuàng)作時(shí)間：二零二一年六月三十日

T2創(chuàng)作時(shí)間：二零二一年六月三十日T23、態(tài)工作情況下,VDD和GND之間有直接通路即沒有電流存在（態(tài)電路）,此時(shí)輸入和輸出持不變且沒有何靜態(tài)功耗二、直流電壓轉(zhuǎn)移特性VTC（出與輸入電平間的關(guān)系）1、值電壓

V

M

均飽區(qū)由流相等（使用飽和區(qū)電流公式）求解短溝器件或高電源電壓：使用速度飽和時(shí)電流公式ID

DSAT

(V

1)DSAT長(zhǎng)溝器件或低電源電壓：用飽和區(qū)電流公式（平方律）對(duì)稱的反器

K

,

THN

THP

,此時(shí)

M

22、噪聲容限界說：

V

IH

、

V

IL

是

outin

時(shí)反相

器的工作.

NM

H

IH

,.NMLIL①若CMOS反相器對(duì)稱（即

K,pTHN

THP

）：對(duì)VTC采用線性近似由個(gè)子均處飽和區(qū)（或者速度飽和）,由電流相等,對(duì)Vin

求導(dǎo)并令

求ginM

dVoutdVin

,

則

IH

IL

OH

OLDDg

,V

IH

M

VM

.②若CMOS反相器分歧毛病稱由PMOS在性,在和區(qū)由電流相等,對(duì)Vin

求導(dǎo)并令

outin

,

此方程和電流相等方程聯(lián)立解出

即為

IL

.再使PMOS飽和,NMOS線重復(fù)上面步伐求創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日

IH

.③最年夜噪聲容限：min{

H

,

L

}3、相器鏈的再生特性邏輯門具有再生特性的條：合法區(qū)的增益小于1,過區(qū)益年夜于三、瞬態(tài)特性1、負(fù)載電容三部份：以后級(jí)MOS管襯電容下MOS管柵電容互線的寄生電容2、上升下降時(shí)間3、輸延遲時(shí)間計(jì)算tp丈量方法：環(huán)形振蕩器丈量法

為奇數(shù)）一個(gè)周期時(shí)間內(nèi),正N個(gè)低至高翻轉(zhuǎn)響應(yīng)時(shí)間,N個(gè)高至低翻轉(zhuǎn)響應(yīng)時(shí)間計(jì)算公式：4、高反相器速度對(duì)固定的年夜負(fù)載電容可通過增加器件尺寸提高速度.對(duì)負(fù),不會(huì)明顯增加.5、功耗電路優(yōu)化：功耗來(lái)源：靜態(tài)功耗輸節(jié)點(diǎn)電容充放電；處2、4區(qū)的VDD和GND路電流引起的功耗；漏引的功耗截管亞閾值漏電MOS管反漏結(jié)的反向漏電.創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日優(yōu)化：降低電源電壓；降低開關(guān)活動(dòng)率.四、反相器的設(shè)計(jì)1、要求：功能、可靠性功耗、面積、速度.2、設(shè)計(jì)第六章、組合邏輯電路一、態(tài)電路：意時(shí)刻每個(gè)門的輸出通過一個(gè)阻路徑連接到VDD或VSS上且出總是由該電路所實(shí)現(xiàn)的布爾函數(shù)決定1、態(tài)互補(bǔ)CMOS：由PUN和PDN組（和PDN是互補(bǔ)邏輯）穩(wěn)定狀態(tài)時(shí)兩個(gè)網(wǎng)絡(luò)中有僅有一個(gè)導(dǎo)通單級(jí)輸出是反向的①閾值降落：做下拉時(shí)傳強(qiáng)0,做上拉時(shí)傳弱1因?yàn)樨?fù)載電容充電的過程中s端電升高當(dāng)s充到Vdd-Vth時(shí)MOS管截止而能電Vdd）.理,PMOS做上拉時(shí)傳強(qiáng)1,做拉時(shí)傳弱0.②體尺寸規(guī)劃寬長(zhǎng)比P是N的兩倍,串加倍,并聯(lián)持③優(yōu)點(diǎn)無(wú)比邏輯電幅與件尺寸無(wú)關(guān).穩(wěn)態(tài)時(shí)總有對(duì)VDD或VSS的低路徑輸電阻低極高的輸入阻抗?jié)M電源幅度開關(guān)VOH=VDD,VOL=VSS.棒性好,噪容限年夜電源與地之間無(wú)直接通路靜態(tài)功耗傳布延時(shí)與負(fù)載電容和晶管電阻有關(guān)改尺寸可使得上升下降時(shí)間接近創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日④年夜扇入時(shí)的設(shè)計(jì)技巧傳輸延時(shí)隨扇入迅速惡化與扇入成平方關(guān)系因電阻電容同時(shí)增加傳輸延時(shí)隨扇出的關(guān)系是每一個(gè)附加的扇出CL上加了兩個(gè)柵電容.可以采用在負(fù)載以扇出為主時(shí)加年夜晶體管尺寸逐級(jí)加年夜晶體管尺寸使最靠近輸出真?zhèn)€晶體管尺寸最小重新安插輸入,關(guān)鍵信號(hào)晶體管靠近輸出端（最后達(dá)到的輸入信號(hào)為這個(gè)門的關(guān)鍵信號(hào),決定最終速度）.重組邏輯結(jié)構(gòu)在不改變邏輯的情況下減小扇入如三個(gè)兩輸入替代四輸入.減小電壓擺幅,同時(shí)降低了延時(shí)和功耗,但下級(jí)門會(huì)變慢拔出緩沖器將年夜的扇入扇出隔離.（年夜扇入時(shí)小扇小扇入時(shí)年夜扇出）⑤合輯鏈的性能優(yōu)化邏輯努力：示一個(gè)門與一個(gè)反相器提供相同的輸出電流它所暗示出來(lái)的輸入電容比反器年夜幾多.這年夜的倍數(shù)稱為邏輯努力-------------------------------------------------------------------------------------2、比邏輯（偽NMOS邏、DCVSL邏輯）創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日由實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和簡(jiǎn)單負(fù)載組成.以降低穩(wěn)定性和付出額外功耗為價(jià)格減小晶體管數(shù)目.原理：PDN關(guān)斷上拉負(fù)載起用VOH=VDDPDN導(dǎo)上負(fù)和PDN分壓,比邏.這降噪聲容限,而且引入靜態(tài)功.①邏：PUN使柵接地的PMOS載稱為偽NMOS邏輯,具較的積和驅(qū)動(dòng)負(fù)載.kn/kp的例響VTC狀和反相器VOL的.計(jì)算偽NMOS靜態(tài)傳輸特性：為VOL,由Vin=Vdd時(shí)電流相等NMOS線,PMOS飽和（為輸出已接近）,Vout=VOL.偽NMOS設(shè)計(jì)：動(dòng)管和載管的尺寸應(yīng)有一合適比例為了減小靜態(tài)功,驅(qū)電IL應(yīng)可能小為了獲得合理的NML,VOL=IL×R（PDN）當(dāng)小.為了減小tPLH,IL應(yīng)年夜為了減小tPHL,（PDN應(yīng)當(dāng)小條件和件矛,所速度快意味著較多的靜態(tài)功耗和較小的噪聲容量低電平輸出時(shí)偽NMOS邏的態(tài)功耗P=VDD×IL（IL為PMOS飽和電流）②DCVSL輯（差分串連電開關(guān)邏輯）互補(bǔ)NMOS下拉,交叉連PMOS上.每輸入以互補(bǔ)形,同自身也發(fā)生互補(bǔ)輸出創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日原理：初始時(shí)out=1,=0,則M1開,M2關(guān).當(dāng)PDN1開,PDN2關(guān)首o(hù)ut被拉,使M2開進(jìn)

out

被上拉從M1關(guān)穩(wěn)定狀態(tài),任何一邊的PDN和相應(yīng)的負(fù)不會(huì)同時(shí)導(dǎo)通,反饋機(jī)制保證在不需要負(fù)載時(shí)將其關(guān)閉,可這一電路仍然是有比的特點(diǎn)：時(shí)要求正反輸入,面年夜但要求互補(bǔ)輸出或者兩個(gè)PDN能夠共享時(shí)比力利比常的CMOS邏輯慢因?yàn)轲佔(zhàn)饔糜袦蟋F(xiàn)象.完全消除靜態(tài)電流,無(wú)態(tài)功耗,但較年夜的翻轉(zhuǎn)過渡電流（翻轉(zhuǎn)器件PMOS和PDN會(huì)時(shí)通一段時(shí)間,發(fā)一短路路徑）靜功年.共享PDN的子：XOR-XNOR門outAB,outABAB

,節(jié)了2個(gè)管子3、輸管邏輯①傳輸管：前兩種邏輯輸入只驅(qū)動(dòng)?xùn)艠O分歧,傳管許輸入驅(qū)動(dòng)?xùn)艠O和漏極來(lái)少實(shí)現(xiàn)邏輯所需的晶體管個(gè)數(shù)閾值損失NMOS傳1,強(qiáng)傳弱0,強(qiáng)1.因?yàn)橐诠茏訉?dǎo)通時(shí)保證不進(jìn)入截止區(qū),Vsn<Vg-Vt=Vdd-Vt,Vsp>Vg+Vt=Vt.創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日輸管的輸出不能做后級(jí)傳輸管的柵,防止次閾值損失②CMOS傳輸：NMOS、PMOS漏源接在一起柵接反相控制電壓為了保證導(dǎo)電溝道和襯底隔離NMOS襯必需接地PMOS襯必需接VDD.為了獲得較快傳輸速度,要較夜即要增年夜寬長(zhǎng)比特點(diǎn)NMOS傳低電平好,PMOS傳高電平好,CMOS傳輸門使用NMOS、PMOS互補(bǔ)性能獲得了比單個(gè)傳輸管更好的性能,更接近理想開關(guān)③傳輸管邏輯：個(gè)入做開關(guān)控制.開網(wǎng)+緩器,結(jié)簡(jiǎn)單,速快.而且理想開具有低導(dǎo)通電阻和低寄生電容.但閾值損失且會(huì)引起下一級(jí)靜態(tài)功耗.例：F=AB,F.開提供B=0時(shí)低阻通路保這是靜態(tài)電路.為B=0時(shí)F=0,以下面通路選用NMOS.但上方通路無(wú)論使用NMOS還PMOS城市有閾值損失互補(bǔ)傳輸管邏輯（CPL）：補(bǔ)數(shù)據(jù)輸入.由于個(gè)號(hào)兩種極性都存在免過反器傳輸管邏輯閾值損失的解決方法：⑴電平恢復(fù)晶體管優(yōu)點(diǎn)：使用所有電平不是就在GND,因消靜態(tài)功耗創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日缺點(diǎn)：在NMOS下X時(shí)路釀成有比邏輯因恢復(fù)管試圖上拉而且增加了X節(jié)電容減慢了這個(gè)門的速度⑵改用傳輸門邏輯：將閾值損失的管子換為傳輸.④傳輸門邏輯（TG：設(shè)計(jì)思路類似傳輸管邏輯但用傳輸門替換呈現(xiàn)閾值損失的傳輸管罕見電路：多路開關(guān)異或門（B=1時(shí)相器工作時(shí)傳輸門導(dǎo)通）⑤輸、傳輸管邏輯小結(jié)⑴輸優(yōu)點(diǎn)：生電容小速快缺點(diǎn)：值損失,噪容差,會(huì)起一級(jí)靜態(tài)功耗,導(dǎo)電阻隨電壓改變.⑵輸優(yōu)點(diǎn)：閾值損失導(dǎo)電阻不變?nèi)秉c(diǎn)：必需提供正反信號(hào)畿設(shè)計(jì)復(fù)雜度年,電年.⑶設(shè)計(jì)時(shí)都要遵循低阻”原則,任時(shí)候輸出都通過低阻路徑連到VDD或GND.⑷平復(fù)電路：可以克服傳輸管閾值損失以消除靜態(tài)功耗在NMOS下拉（或PMOS上）時(shí)屬于有比電路要慮尺寸增加了內(nèi)部節(jié)點(diǎn)電容降了門速度恢復(fù)晶體管的導(dǎo)通會(huì)加速NMOS上拉（或PMOS下拉）減了輸出的下降（或上升時(shí)間）創(chuàng)作時(shí)間：二零二一年六月三十日

創(chuàng)作時(shí)間：二零二一年六月三十日二、態(tài)電路：將信號(hào)值暫存在高阻抗電路節(jié)點(diǎn)的電容.1、預(yù)充電-求值靜CMOS電：似偽NMOS電路使用一個(gè)邏輯塊實(shí)現(xiàn)邏輯功,把一邏輯塊用單個(gè)MOS管替代歧是負(fù)載管不是常開的而受時(shí)鐘信號(hào)控制,且輯塊也加入了時(shí)鐘控制,是比電路.一靜門的輸出被放電,直到下一次預(yù)充電前都不會(huì)再回到高電.2、靜態(tài)門特點(diǎn)：優(yōu)點(diǎn)：晶體管數(shù)目少全擺幅輸出（VOH=VDD,VOL=GND）無(wú)比邏輯寄生電容小且PDN的流都用來(lái)給CL放,所以開關(guān)速度快總功耗比靜態(tài)互補(bǔ)CMOS高較高的翻轉(zhuǎn)概率和額外的時(shí)鐘負(fù)載）比偽NMOS功耗低（