第三章 邏輯門電路康華光

第三章邏輯門電路康華光信息與電氣工程學(xué)院第一頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院教學(xué)基本要求：1、了解半導(dǎo)體器件的開關(guān)特性。2、熟練掌握基本邏輯門（與、或、與非、或非、異或門）、三態(tài)門、OD門（OC門）和傳輸門的邏輯功能。3、學(xué)會(huì)門電路邏輯功能分析方法。4、掌握邏輯門的主要參數(shù)及在應(yīng)用中的接口問題。第二章邏輯門電路第二頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.1MOS邏輯門1、邏輯門:實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。2、邏輯門電路的分類二極管門電路三極管門電路TTL門電路MOS門電路PMOS門CMOS門邏輯門電路分立門電路集成門電路NMOS門數(shù)字集成電路簡介第三頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院1.CMOS集成電路:廣泛應(yīng)用于超大規(guī)模、甚大規(guī)模集成電路4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低速度兩倍于74HC與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低

74系列74LS系列74AS系列74ALS2.TTL集成電路:廣泛應(yīng)用于中大規(guī)模集成電路3.1.1數(shù)字集成電路簡介第四頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.1.2邏輯門電路的一般特性1.輸入和輸出的高、低電平

vO

vI

驅(qū)動(dòng)門G1

負(fù)載門G2

1

1

輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIL(min)輸出低電平的上限值

VOH(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門vI范圍

輸入低電平

vI

第五頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院VNH

—當(dāng)前級門輸出高電平的最小值時(shí)允許負(fù)向噪聲電壓的最大值。負(fù)載門輸入高電平時(shí)的噪聲容限：VNL—當(dāng)前級門輸出低電平的最大值時(shí)允許正向噪聲電壓的最大值負(fù)載門輸入低電平時(shí)的噪聲容限：2.噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動(dòng)的范圍。它表示門電路的抗干擾能力

1

驅(qū)動(dòng)門

vo

1

負(fù)載門

vI

噪聲

第六頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院類型參數(shù)74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93.傳輸延遲時(shí)間傳輸延遲時(shí)間是表征門電路開關(guān)速度的參數(shù)，它說明門電路在輸入脈沖波形的作用下，其輸出波形相對于輸入波形延遲了多長的時(shí)間。CMOS電路傳輸延遲時(shí)間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

第七頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院4.功耗靜態(tài)功耗：指的是當(dāng)電路沒有狀態(tài)轉(zhuǎn)換時(shí)的功耗，即門電路空載時(shí)電源總電流ID與電源電壓VDD的乘積。5.延時(shí)功耗積是速度功耗綜合性的指標(biāo).延時(shí)功耗積，用符號DP表示扇入數(shù)：取決于邏輯門的輸入端的個(gè)數(shù)。6.扇入與扇出數(shù)動(dòng)態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時(shí)的功耗，對于TTL門電路來說，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門電路有動(dòng)態(tài)功耗第八頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院扇出數(shù)：是指其在正常工作情況下，所能帶同類門電路的最大數(shù)目。（a)帶拉電流負(fù)載當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總的拉電流將增加，會(huì)引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負(fù)載門的個(gè)數(shù)。

高電平扇出數(shù):IOH:驅(qū)動(dòng)門的輸出端為高電平電流IIH:負(fù)載門的輸入電流為。第九頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院(b)帶灌電流負(fù)載當(dāng)負(fù)載門的個(gè)數(shù)增加時(shí)，總的灌電流IOL將增加，同時(shí)也將引起輸出低電壓VOL的升高。當(dāng)輸出為低電平，并且保證不超過輸出低電平的上限值。IOL：驅(qū)動(dòng)門的輸出端為低電平電流 IIL：負(fù)載門輸入端電流之和 第十頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院電路類型電源電壓/V傳輸延遲時(shí)間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55各類數(shù)字集成電路主要性能參數(shù)的比較第十一頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院

MOS開關(guān)及其等效電路：MOS管工作在可變電阻區(qū)，輸出低電平:MOS管截止，輸出高電平當(dāng)υI

<VT當(dāng)υI

>VT第十二頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院MOS管相當(dāng)于一個(gè)由vGS控制的無觸點(diǎn)開關(guān)。MOS管工作在可變電阻區(qū)，相當(dāng)于開關(guān)“閉合”，輸出為低電平。MOS管截止，相當(dāng)于開關(guān)“斷開”輸出為低電平。當(dāng)輸入為低電平時(shí)：當(dāng)輸入為高電平時(shí)：第十三頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院

CMOS反相器1.工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V0V-10V截止導(dǎo)通10V10V10V0V導(dǎo)通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達(dá)式邏輯真值表0110vi(A)vO(L)第十四頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.電壓傳輸特性和電流傳輸特性電壓傳輸特性第十五頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.CMOS反相器的工作速度在由于電路具有互補(bǔ)對稱的性質(zhì)，它的開通時(shí)間與關(guān)閉時(shí)間是相等的。平均延遲時(shí)間：10ns。

帶電容負(fù)載第十六頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院A

BTN1TP1

TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1110與非門1.CMOS與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路結(jié)構(gòu)(b)工作原理VTN=2VVTP=-2V0V10VN輸入的與非門的電路?輸入端增加有什么問題?3.1.5CMOS邏輯門第十七頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院或非門2.CMOS或非門+VDD+10VTP1TN1TN2TP2ABLA

BTN1TP1TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1000AB≥10V10VVTN=2VVTP=-2VN輸入的或非門的電路的結(jié)構(gòu)?輸入端增加有什么問題?第十八頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.異或門電路=A⊙B第十九頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院4.輸入保護(hù)電路和緩沖電路采用緩沖電路能統(tǒng)一參數(shù)，使不同內(nèi)部邏輯集成邏輯門電路具有相同的輸入和輸出特性。第二十頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院1.CMOS漏極開路門1.）CMOS漏極開路門的提出輸出短接，在一定情況下會(huì)產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無法確定輸出是高電平還是低電平。3.1.6CMOS漏極開路（OD）門和三態(tài)輸出門電路+VDDTN1TN2AB+VDDAB01第二十一頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院（2）漏極開路門的結(jié)構(gòu)與邏輯符號(c)可以實(shí)現(xiàn)線與功能+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(b)與非邏輯不變漏極開路門輸出連接(a)工作時(shí)必須外接電源和電阻第二十二頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院(2)上拉電阻對OD門動(dòng)態(tài)性能的影響Rp的值愈小，負(fù)載電容的充電時(shí)間常數(shù)亦愈小，因而開關(guān)速度愈快。但功耗大,且可能使輸出電流超過允許的最大值IOL(max）

。電路帶電容負(fù)載10CLRp的值大，可保證輸出電流不能超過允許的最大值IOL(max）、功耗小。但負(fù)載電容的充電時(shí)間常數(shù)亦愈大，開關(guān)速度因而愈慢。第二十三頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院最不利的情況：只有一個(gè)OD門導(dǎo)通，110為保證低電平輸出OD門的輸出電流不能超過允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當(dāng)VO=VOL+VDDIILRP&&&&n…&m&…kIIL（total)IOL（max)第二十四頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院當(dāng)VO=VOH+VDDRP&&&&n…&m&…111IIH（total)I0H（total)為使得高電平不低于規(guī)定的VIH的最小值，則Rp的選擇不能過大。Rp的最大值Rp(max)：

第二十五頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.三態(tài)(TSL)輸出門電路10011截止導(dǎo)通111高阻

×0輸出L輸入A使能EN001100截止導(dǎo)通010截止截止X1邏輯功能：高電平有效的同相邏輯門01第二十六頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.1.7CMOS傳輸門(雙向模擬開關(guān))1.CMOS傳輸門電路電路邏輯符號υI

/υO(shè)υo/υIC等效電路第二十七頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2、CMOS傳輸門電路的工作原理設(shè)TP:|VTP|=2V，TN:VTN=2VI的變化范圍為－5V到+5V。

5V+5V5V到+5VGSN<VTN,TN截止GSP=5V(-5V到+5V)=(10到0)V開關(guān)斷開，不能轉(zhuǎn)送信號GSN=-5V(－5V到+5V)=(0到-10)VGSP>0,TP截止1）當(dāng)c=0，c=1時(shí)c=0=-5V，c

=1=+5V第二十八頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院

C

TP

vO/vI

vI/vO

+5V

–5V

TN

C

+5V5VGSP=5V

(－3V~+5V)=2V~10VGSN=5V(－5V~+3V)=(10~2)Vb、I=3V~5VGSN>VTN,TN導(dǎo)通a、I=5V~3VTN導(dǎo)通，TP導(dǎo)通GSP>|VT|,TP導(dǎo)通C、I=3V~3V2）當(dāng)c=1，c=0時(shí)第二十九頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院傳輸門組成的數(shù)據(jù)選擇器C=0TG1導(dǎo)通,TG2斷開

L=XTG2導(dǎo)通,TG1斷開L=YC=1傳輸門的應(yīng)用第三十頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院CMOS邏輯集成器件發(fā)展使它的技術(shù)參數(shù)從總體上來說已經(jīng)達(dá)到或者超過TTL器件的水平。CMOS器件的功耗低、扇出數(shù)大，噪聲容限大，靜態(tài)功耗小，動(dòng)態(tài)功耗隨頻率的增加而增加。參數(shù)系列傳輸延遲時(shí)間tpd/ns(CL=15pF)功耗(mW)延時(shí)功耗積(pJ)4000B751(1MHz)10574HC101.5(1MHz)1574HCT131(1MHz)13BiCMOS2.90.0003~7.50.00087~223.1.8CMOS邏輯門電路的技術(shù)參數(shù)CMOS門電路各系列的性能比較第三十一頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.2TTL邏輯門3.2.1

BJT的開關(guān)特性iB0，iC0，vO＝VCE≈VCC，c、e極之間近似于開路vI=0V時(shí):iBibs，iCics，vO＝VCE≈0.2V，c、e極之間近似于短路vI=5V時(shí):第三十二頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院A.截止?fàn)顟B(tài)①.Je、Jc皆反偏，ib=0，ic=0②.VO=VCE=VCC-iCRC

VCC③.可靠截止條件：VBE

0V。

B.放大狀態(tài)①.Je正偏,Jc反偏,iC=iB；②.VO=VCE=VCC–iCRC，iC與iB增加VO減小。C.飽和狀態(tài)①.Je正偏.Jc正偏；②.iB=IBS=ICS/；③.iC=ICS=(VCC–0.7V)/RCVCC/RC；④.VCES一般為0.1V~0.3V。三極管B-E和C-E之間相當(dāng)于一個(gè)閉合的開關(guān)。1.BJT的開關(guān)條件第三十三頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.BJT的開關(guān)時(shí)間從截止到導(dǎo)通開通時(shí)間ton(=td+tr)從導(dǎo)通到截止關(guān)閉時(shí)間toff(=ts+tf)BJT飽和與截止兩種狀態(tài)的相互轉(zhuǎn)換需要一定的時(shí)間才能完成。第三十四頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院

CL的充、放電過程均需經(jīng)歷一定的時(shí)間，必然會(huì)增加輸出電壓O波形的上升時(shí)間和下降時(shí)間，導(dǎo)致基本的BJT反相器的開關(guān)速度不高?；綛JT反相器的動(dòng)態(tài)性能若帶電容負(fù)載故需設(shè)計(jì)有較快開關(guān)速度的實(shí)用型TTL門電路。

第三十五頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院輸出級T3、D、T4和Rc4構(gòu)成推拉式的輸出級。用于提高開關(guān)速度和帶負(fù)載能力。中間級T2和電阻Rc2、Re2組成，從T2的集電結(jié)和發(fā)射極同時(shí)輸出兩個(gè)相位相反的信號，作為T3和T4輸出級的驅(qū)動(dòng)信號；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級

中間級輸出級

3.2.3TTL反相器的基本電路1.電路組成輸入級T1和電阻Rb1組成。用于提高電路的開關(guān)速度第三十六頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.TTL反相器的工作原理（邏輯關(guān)系、性能改善）

（1）當(dāng)輸入為低電平（I

=0.2V）T1深度飽和截止導(dǎo)通導(dǎo)通截止飽和低電平T4D4T3T2T1輸入高電平輸出T2、

T3截止，T4、D導(dǎo)通第三十七頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院（2）當(dāng)輸入為高電平（I=3.6V）T2、T3飽和導(dǎo)通T1:倒置的放大狀態(tài)T4和D截止使輸出為低電平.vO=vC3=VCES3=0.2V第三十八頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院輸入A輸出L0110邏輯真值表

邏輯表達(dá)式

L=A

飽和截止T4低電平截止截止飽和倒置工作高電平高電平導(dǎo)通導(dǎo)通截止飽和低電平輸出D4T3T2T1輸入第三十九頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院1.TTL與非門電路多發(fā)射極BJT

T1e

e

bc

eeb

cA&

BAL=B3.2.4

TTL邏輯門電路第四十頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.TTL與非門電路的工作原理任一輸入端為低電平時(shí):TTL與非門各級工作狀態(tài)IT1T2T4T5O輸入全為高電平(3.6V)倒置使用的放大狀態(tài)飽和截止飽和低電平（0.2V）輸入有低電平(0.2V)深飽和截止放大截止高電平（3.6V）當(dāng)全部輸入端為高電平時(shí)：輸出低電平輸出高電平第四十一頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.TTL或非門

若A、B中有一個(gè)為高電平:若A、B均為低電平:T2A和T2B均將截止，T3截止。T4和D飽和，輸出為高電平。T2A或T2B將飽和，T3飽和，T4截止，輸出為低電平。邏輯表達(dá)式第四十二頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院vOHvOL輸出為低電平的邏輯門輸出級的損壞3.2.5集電極開路門和三態(tài)門電路1.集電極開路門電路第四十三頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院a）集電極開路與非門電路b）使用時(shí)的外電路連接C）邏輯功能L=ABOC門輸出端連接實(shí)現(xiàn)線與VCC第四十四頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2.三態(tài)與非門(TSL)

當(dāng)EN=3.6V時(shí)CS數(shù)據(jù)輸入端輸出端LAB10010111011100三態(tài)與非門真值表第四十五頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院3.6邏輯門電路使用中的幾個(gè)實(shí)際問題各種門電路之間的接口問題門電路帶負(fù)載時(shí)的接口問題第四十六頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院1)驅(qū)動(dòng)器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍，包括高、低電壓值（屬于電壓兼容性的問題）。在數(shù)字電路或系統(tǒng)的設(shè)計(jì)中，往往將TTL和CMOS兩種器件混合使用，以滿足工作速度或者功耗指標(biāo)的要求。由于每種器件的電壓和電流參數(shù)各不相同，因而在這兩種器件連接時(shí)，要滿足驅(qū)動(dòng)器件和負(fù)載器件以下兩個(gè)條件：2)驅(qū)動(dòng)器件必須對負(fù)載器件提供足夠大的拉電流和灌電流（屬于門電路的扇出數(shù)問題）。各種門電路之間的接口問題第四十七頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院vOvI驅(qū)動(dòng)門

負(fù)載門1

1

VOH(min)vO

VOL(max)

vI

VIH(min)VIL(max)

負(fù)載器件所要求的輸入電壓VOH(min)≥VIH(min)VOL(max)≤VIL(max)第四十八頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院灌電流IILIOLIIL拉電流IIHIOHIIH10111…1n個(gè)01110…1n個(gè)對負(fù)載器件提供足夠大的拉電流和灌電流

IOH(max)≥IIH(total)IOL(max)≥IIL(total)第四十九頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院

兩種不同類型的集成電路相互連接，驅(qū)動(dòng)門必須要為負(fù)載門提供符合要求的高低電平和足夠的輸入電流，即要滿足下列條件： 驅(qū)動(dòng)門的VOH（min）≥負(fù)載門的VIH（min） 驅(qū)動(dòng)門的VOL（max）≤負(fù)載門的VIL（max） 驅(qū)動(dòng)門的IOH（max）≥負(fù)載門的IIH（總） 驅(qū)動(dòng)門的IOL（max）≥負(fù)載門的IIL（總）第五十頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院2、CMOS門驅(qū)動(dòng)TTL門VOH（min)=4.9VVOL(max)=0.1VTTL門（74系列）：VIH(min)=2VVIL(max)=0.8VIOH（max)=-0.51mAIIH（max)=20AVOH(min)≥VIH(min)VOL(max)≤VIL(max)帶拉電流負(fù)載輸出、輸入電壓帶灌電流負(fù)載?CMOS門(4000系列）：IOL（max)=0.51mAIIL（max)=-0.4mA，IOH(max)≥IIH(total)第五十一頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院例用一個(gè)74HC00與非門電路驅(qū)動(dòng)一個(gè)74系列TTL反相器和六個(gè)74LS系列邏輯門電路。試驗(yàn)算此時(shí)的CMOS門電路是否過載？VOH（min)=3.84VVOL(max)=0.33VIOH（max)=-4mAIOL（max)=4mA74HC00：IIH（max)=004mAIIL（max)=1.6mA74系列：VIH（min)=2VVIL(max)=0.8V&111…CMOS門74系列74LS系列74LS系列IIL（max)=-0.4mAIIH（max)=0.02mAVOH(min)≥VIH(min)VOL(max)≤VIL(max)第五十二頁，共五十八頁，2022年，8月28日信息與電氣工程學(xué)院總的輸入電流:IIL(total)=1.6mA+60.4mA=4mA灌電流情況

拉電流情況74HC00:IOH(max)=4mA74系列反相器:IIH(max)=0.04mA74LS門：IIH(max)=0.02mA總的輸入電流:IIH(total)=0.04mA+60.02mA=0.16mA

74HC00:IOL(max)=4mA74系列反相器:IIL(max)=1.6mA74LS門：IIL(max)=0.4mA驅(qū)動(dòng)電路能為負(fù)載電路提供足夠的驅(qū)動(dòng)電流&111…CMOS門74系列74LS系列第五十三頁，共五十八頁，2022年，8月28日