專用集成電路設計新

東南大學信息學1第一章2 公 年推出的微處理3的半導體制造工半導體制造商納米技術一藝藝藝藝藝4 (肖克萊),WalterH.Brattain JohnBardeen(巴丁獲得了1956年的物理學最原始的點接觸式晶體5年月日,在德州儀器公司(TI)從事研究工作的Jackkilby(比)發(fā)明了世界上第一塊集成電路IC(Integrated 6 公司推出的微處理器7 公司推出的80386微處理 公司推出的804869 公司推出的Pentium微處理 公司推出的PentiumPro微處理 公司2000年推出的Pentium-4微處理22nm工藝4個CPU核各 接口和協(xié)處理器模塊 四核處理器功能模實例 Pentium4處理器系統(tǒng)架實例—非CPU4GbDDR4SDRAM(2012 公司微處理 的部分發(fā)展軌型晶體管面工時鐘頻0.18μmCMOS英特酷睿1422nmCMOS1千~2奔騰14酷睿動 器容量 面積、工藝和價格發(fā)展情容量時鐘77布線長度緩存器1965年 出了著 1

隔18個月增加一年

mm21

1年

21世紀前10年，集成電路工藝的發(fā)展呈現(xiàn)以下幾一、特征尺90nm→65nm→45nm→32nm→22nm→15nm9nm。二、晶晶圓直徑：200mm→300mm450mm三、銅四、新型器件不斷涌五、新材料新工藝的 公司采用90nmCMOS工藝研制的第3代Pentium4處理 晶圓的尺寸增加，當前的主流晶圓的尺寸為8英寸，正在集成電路的規(guī)模不斷提高，CPU(P4)己超過4000DRAM己達Gb規(guī)模集成電路的速度不斷提高，采用0.13μmCMOS工藝實現(xiàn)的CPU主時鐘已超過2GHz，實現(xiàn)的速數(shù)字電路速率已超 模擬數(shù)字混合集成向電路設計工程師提 能力每年只以21%的速度提升，設計能力明顯于器件制造能力，且趨勢越來越嚴重；工藝線費用越來越一條8英寸0.35μm工藝線的投資約20 一條12英寸0.09μm工藝線的投資超過100億 制造集成電路的掩膜很貴 電路設計、工藝制造、封裝等形成相對獨立的VLSI一、設計成其他一般性成本（管理、房租等）IP核供應商(M-CORE),TIVLSI分類半定制、、批量小、設計成本低。二、設計的正確性要用EDA工具解決系統(tǒng)級→功能級→邏輯級→版圖級三、VLSI設計的可測性問輔助測試電EDA提供的輔助測試工四、設計過程集成EDA工具的全行為→版圖VLSI分層設計與自頂向下方行為設計階設計者要考慮系統(tǒng)對外部的輸入輸出，并定義系統(tǒng)的基本特征是將的外部表象和內(nèi)部的具體實施分隔開來，結(jié)構(gòu)設計階根據(jù)的特點，將其分解為接口清晰、相互關系明邏輯設計階要考慮各種功能模塊的具體實現(xiàn)問題。由于同電路設計階邏輯圖將進一步轉(zhuǎn)換成電路圖，在這個階段，可能要進行電路仿真，以確定電路特性、功耗和時延版圖設計階要根據(jù)電路圖繪制用于工藝制造的電路版綜也稱行為級綜合(behavioralsynthesis)合，同時通 次硬件仿真進行驗證U1半加器half-U1半加器half-by

U3或門or-U2U3或門or-U2半加器half-

architecturestructureoffull-addercomponenthalf-port(A,B:inBit;S,C:outendcomponentcomponentor-port(In1,In2:inBit;Out1:outendcomponent;signala,b,c;U1:half-adderportmap(x,y,a,bU2:half-adderportmap(a,cin,sum,c);U3:or-gate portmap(b,c,cout);end邏輯綜將邏輯級行為描述轉(zhuǎn)換成使用門級單元邏輯綜合的兩個階與工藝無關的階段，這時采用布爾操作或代數(shù)作技術來優(yōu)化邏工藝映射階段，根據(jù)電路性質(zhì)(如組合型或時序映象，將與工藝無關的描述轉(zhuǎn)換成門級網(wǎng)表、PLD，需要進行細致的時序和時延分析以及邏輯物理綜物理綜合將網(wǎng)表描述轉(zhuǎn)換 一般布局時總是要 面積最小、連線總長最短電性能最優(yōu)并且容易布線布線是根據(jù)電路連接關系，在滿足工藝規(guī)則和電學前端設計與后端設后端設計：主要完成版圖設計前端設計：除去后端設計，剩余的都屬于前

第二引

圓 集成電路制造基單晶硅 高溫熔化，單晶生 單晶硅拋圓

氧化，擴散、沉 圖 刻切 晶片測粘 封裝與測集成電路制造的一般流制造需數(shù)百道工藝，耗時1~2個月光刻與套刻對準數(shù)十次光刻 單晶硅生長 單晶硅切片后的單晶硅氧化工

光刻工

光刻光刻過程 制造50%以上的時間光源種類：光學、軟X射線 、離子束成像方式：投影式(需要掩膜)、掃描式(不需要掩膜)的分辨率：最小線寬（與光波波長相當）摻雜工藝:擴散法和離子注入900~金屬化工藝電極形成過二極管金屬化電極形成步CMOS互補(Complementary)MOS電路簡稱CMOS電路NMOS工藝+PMOS工藝→CMOS工藝CMOS使用NMOS+PMOSCMOS工藝包括：p-well、n-well、Double-wellSilicon-on-insulator(SOI)

n p

p n

np 顯影，刻 顯影，刻阱 去 去二氧化 流程3：沉淀多晶流程4：離子注入形成p+流程5：反膠工藝，離子注入形成n+金屬與多晶金屬與多晶硅的接觸 型 流程6：歐姆接觸區(qū)型阱輸輸型阱輸輸阱阱流程8:留下引線孔，淀積鈍化層，氮化 n Well

雙阱工藝反相器版

2個級聯(lián)的反相器版圖，1.2mmCMOS工 剖面阱阱 阱阱n+n+設計規(guī)則的內(nèi)容與作設計規(guī)則內(nèi)容：幾何限制+圖形的寬度、間隔 的尺寸最小容許值等 設計規(guī)則的描一般有兩類設計規(guī)則：微米規(guī)則和λ規(guī)則微米規(guī)則：以絕對尺寸來表征規(guī)則，單位優(yōu)點：充分利用工藝 面積小，性能可達最優(yōu)λ規(guī)則：可伸縮性設計方法。尺寸以λ為單位，λ的取法：最小線寬的二分之一， =0.6m缺點：只適合于1~3m，保守性大 面積大優(yōu)點：設計速度快，用于原型設計，教育/MOSIS使用各個廠家的設計規(guī)則基本上不通表2.2典型CMOS工藝層層P12346金屬78表2.3典型P阱CMOS工藝設計規(guī)規(guī)微λ1.P阱(掩膜版1.1最小P阱寬541.2最小P阱間距(相勢961.3最小P阱間距(不勢102.薄氧化層區(qū)或有源區(qū)(掩膜版2.1422.2有源區(qū)最小間42862.4N型襯底內(nèi)N+區(qū)與P75421λ3.多晶硅(掩膜版323.2323.3場區(qū)多晶硅與有源區(qū)最小距2λ3.4多晶硅柵在有源區(qū)的最小伸323.5有源區(qū)在源漏端的最小伸42 P+區(qū)(掩膜版4.1P區(qū)與有源區(qū)的最小交2λ4.2P區(qū)與無關N+區(qū)最小距2λ4.4P4.5P區(qū)最小間34.6P區(qū)最小寬35.掩膜版4的負版(掩膜版6.接觸孔(掩膜版6號6.1接觸孔最小面積(方形36.3多晶硅對接觸孔的最小覆2*6.4接觸孔與多晶硅柵最小距36.5金屬對接觸孔的最小覆2*6.6有源區(qū)對接觸孔的最小覆2*7.金屬1(掩膜版7號348.鈍化(掩膜版8號8.18.2型型型二氧型二氧化1.P阱(掩膜版1.1最小P阱寬41.2最小P阱間距( 勢61.3最小P阱間距(不勢10型涂型 掩膜版型型

顯影，刻阱型阱型阱型阱型型掩膜版1:P型型

去阱 去二氧化阱薄氧化層區(qū)或有源區(qū)(掩膜版有源區(qū)最小寬 2有源區(qū)最小間 2N型襯底內(nèi)P+區(qū)與P阱邊緣最小距 6N型襯底內(nèi)N+區(qū)與P阱邊緣最小距 5P阱內(nèi)N+區(qū)與P阱邊緣最小距 2P阱內(nèi)p+區(qū)與P阱邊緣最小距

2.42.5n+P阱圖2.13以為基準的CMOS設計規(guī)則示意圖多晶硅(掩膜版 2多晶硅最小間 2場區(qū)多晶硅與有源區(qū)最小距 多晶硅柵在有源區(qū)的最小伸 2有源區(qū)在源漏端的最小伸 2

掩膜版

多晶型 P+區(qū)(掩膜版P+區(qū)與有源區(qū)的最小交P+區(qū)與無關N+區(qū)最小距P+與晶體管柵的最小交P+

λ2222

掩膜版

多晶硅N-型硅P+

P- 掩膜版4的負版(掩膜版

6

6.6.接觸孔(掩膜版6號6.1接觸孔最小面積(方形接觸孔最小面積(矩形2λ×22λ×626.3多晶硅對接觸孔的最小覆λ6.4接觸孔與多晶硅柵最小距26.5金屬對接觸孔的最小覆λ6.6有源區(qū)對接觸孔的最小覆λ掩膜版6: 7.金屬1(掩膜版7號7.1金屬最小寬27.2金屬最小間37.3最大電流密0.8mA/μm77.17.2掩膜版7: 金金

d9d

金 電路設計的L/W是給N管 d2對應N管寬度，d22L 6mP管 d8對應P管柵長，d86W 24m由設計規(guī)則2.5d1d3d14md3由設計規(guī)則2.3確定d4 d4由設計規(guī)則6.6確定d5d1d52md11d由設計規(guī)則6.1d

d6,d：63m,d10由設計規(guī)則6.4

d7,d9：d7

3m,d9

將上面得到的d1~d11的最小值相加得d

di電學參分布電 A:電阻率

tBtS

LABWRLABWRLSStW

為電阻率，量綱為MtR

L L

R叫方塊電阻量綱為t s 電阻為2Rs。方塊電阻值可由實驗方法測得，使用時可查表表2.5典型3mP阱CMOS工藝各層電阻層PN+P金屬1與多晶硅(接觸孔各材料層方塊電阻值：0.003~當LW時，可近似認為L1RRLsL金

金屬接觸孔條形電阻示MOS管比材料電阻

K W( V GS,材料電阻(如多晶硅)的方塊電阻值為：0.003~25例2.2某標準電阻R1的長度等于L，寬度等于W，試設計 WR2 W WR3 WCA0r

分布電+D- +D- o為真空介電常r為介質(zhì)相對介電常Cxy定義為層間面電容，量綱為fF/m 3μmCMOS工藝典型面電容±0.1±0.01金屬1與襯底(場區(qū)金屬電容±0.005±0.01金屬1±0.01±0.17±0.6±0.12±2.0±0.1P±1.0RCRC網(wǎng)輸出響MOS管寄生電G一、柵電GSGDSGDASGDGDSBCgCgbC0C0DGS DDGSDASGDSBCgCox

Ar tGGCox稱為單位面積柵電容A為柵極面GBGBSDGBSDC C C CCg/00隨Vgs變化的總的柵電二、擴散區(qū)電 多晶 多晶aC

CC源擴散 漏擴散擴散電容源擴散 漏擴散CdCja(ab)Cjp(2aCjapnCjppnababCdCja(ab)Cjp(2aCja是擴散區(qū)單位面積的pn結(jié)電容工藝確定時，h對用戶透明，所以，對于側(cè)面只需知道長度即可，面電容進一步簡化成三、連線電+++++++++++++--------------------Cg

x

Ar tCxy定義為連線面電容±0.1±0.1±0.01金屬1與襯底(場區(qū)金屬電容±0.005±0.01金屬1±0.01±0.17±0.6±0.12±2.0±0.1P±1.0

求柵電總電容是柵電容的多少倍?(電容參數(shù)由表2.7 Cm1003

查表

0.025fF/

金 多晶

2擴散

(fF m多晶硅柵電容Cg，多晶硅柵面電容為0.7fF/Cg 多晶硅連線電容Cp，場區(qū)多晶硅與襯底之間的面電0.045fF/pC(44222)0.0450.992(fF/p總電容

Cp

11.32(fF/m2總電容與柵電容之比CTCp11.32.8連線電容不能忽

第三MOS晶體管與電路設計MOSNNN圖3.1MOSNMOS管I-V特IDSGSDIDS NNP圖3.2NMOSGSD NN

VGSVDSVDSDSVGSVGSVGSVGSVDS

NMOS的一般方程為n0ox IDS

D

Vtn)2

0ox

V)

V)VDS

ox0，為柵氧化層面電 KW V)VDS 對于給定的工藝，K是固定的，只能通過控W,L來控制管子的性MOS管的阻 IWIW (

VDS

GS(th d IVDS DSIVDS DSVGS

VGSVGSVGSVDS

圖3.3NMOS管I-V特性曲Ids/Vds特性曲 Ids/Vgs特性曲(TSMC0.13mCMOS工藝,NMOS管工作電壓線性區(qū)（ Vtn VGS 設線性區(qū)VDS沿溝道方向呈線性分布VDS

V)VDS

飽和區(qū)（VGSVtn,VGSVtn VDS）：

得 nCox

W )

)2(1

L

稱為溝道長度調(diào)制與L有關AID

溝道V VGSVGSVA

溝道

VA

(0.005~0.03)V1，VA稱 L越小，VA越小，越大當工藝確定以后，nCox,Vth均為定值，可用VDS和（WL）IDID(TSMC0.13mCMOS工藝,NMOS管,工作電壓GGSDIDS PPN圖3.4PMOS管正常工作時偏置條PMOS管的特性與NMOS線性區(qū)（ Vtn

ISD p

Vtp

WppCoxpWpLp其中：p為空穴遷移率MOS管的阻值為1(pCox1(pCox)( VtpLW飽和區(qū)（ Vtn

p 若考慮溝道長度調(diào)制效應，引 利電壓 ，則為 p V2 V2A Ids/Vds特性曲 Ids/Vgs特性曲(TSMC0.13mCMOS工藝,PMOS管工作電壓

CMOS

邏輯“1”的電壓表示1:2

~邏輯“0”的電壓表示0:0~2IDRRID缺點：靜態(tài)電流不全為零，功耗較大sdsdsVoggggCMOS反相器電路優(yōu)點：靜態(tài)電流幾乎全為零，功耗很(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓

Vi0VVi0V~VDD的情況V

ViIdsn 20

DD

V

反相器的異常工作情況

sdsdd邏輯IdssggV 0 2

為了避免反相器出現(xiàn)同相情況,必須保證轉(zhuǎn)移特性經(jīng)過以下點ViVoVDD/對于NMOS管來說

VDD/

VDD/

VGS顯然,NMOS

V對于PMOS管來說

VDD/

VDD/

顯然,NMOS管也工作在飽和 1 由于

Idsn 并假設

則得到關系即np Wp即np Lp一般柵長取最小值 所以有Wp p信號傳輸數(shù)字電路中的延遲時間：門延遲+線延遲

CMOS反相器延遲時trttrt上升時 下降時 50% t2反相器的延遲特性與其所帶的負載有關 (TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓第1級N管/P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m第2級N管P管的尺寸取Ln/Wn=0.28/20m

Vi

先討論CMOS反相器后接一個負載電容的dg開dg開

反相器帶電

管 簡化模

0VVoi

反相器 簡化模

一、下降時SS1i Vi0VDD時，反相器的N管導通，P管截止。負載電容CLoad通過N管等效電阻Rdown進行放電

放電過程中,Rdown的值是隨著負載電容 電而變化的電容上電壓從0.9VDDVDDVtn的過程中N0.VDDI/N管工I/

VDSV

VGSV

放電電流I

dVo

,當

VDD

Vtn時

是N管飽和區(qū)電 CLoad

dVo

Vtn

,

nCoxWn2L2dt

2C2n Vtn2

令tf1Vo0.9VDD下降到VDDVtn的時間tf1dt0

VDD

2 n即

Vtn

2tf12

n

Vtn

DD

2CLoad

0.VDDSC1 SC1 當VoVDDVtn時,N管工 性區(qū),放電電 o n

VVtn)Vo VSS1

Io/

VDSV

V

dt

n[(VDDVtn

Vo2

令tf2表示Vo從VDDVtn下降到0.VD的時間S1IoS1

VDSV

V

tf2dt0

即

n

Vtn)VoVo /

ln(19VDD20Vtnfn(VDDVf

f

VDD

2

VDD

nn0.1VDD

Vtn)Vo

21

0.1VDD

V)Vo VDDVtn

VDDVtn

(VDDVtn)

V)Vo 2

n

Vtn)

V)Vo 2 VDDVtn1

VDD

dVo

d((VDDVtn)on(VDDVtn)0.1VDD

0.1VDD

V)

VDDVtn

VDD

V)o V V

o

2

n

Vtn)

ln(VDDVtn

19VDD20Vtnn

Vtn)

1.9VDD2Vtn

n

Vtn)

所以反相器下降時間為tf1tf

2CLoad

0.VDD

ln(19VDD20Vtnf f

n(VDDVtn

n

V

tftf

tf

3.6875更為簡化的下降延遲估算方法是假定放電恒等于N管飽和區(qū)工作電流,0t 0

2 n

Vtnt

V

0

dVo

V 當Vtn0.2VDD時

3.125 V 用飽和區(qū)工作電流近似電容負載的放電電具有較好的近似結(jié)

二、上升時 ViVDD0時，反相器的N管截止，P管導通。電源通過P由于CMOS | |

20|

[ DD

ln( )] | |) 0.1| 當 0.2VDD時,tr

也可假定充電電流恒等于P

R,

| tr

|

3.68 ,

frfr

WpW W

W所以f p

p

Cox

n 若使 t

pWp

1,讓L L,

則 nWnLp 則 三、延遲時

trt4

Wp/用Cgn表示N管柵電容CgnCoxWNLN用Cgp表示P管柵電容CgpCoxWPLP前一級反相器的負載電容近似等于Cgn和Cgp的并聯(lián)

[例3.1]有兩個相同尺寸的CMOS反相器相級聯(lián)，己知N溝道下拉和P溝道上拉管的參數(shù)為 4m, 2m,K45A/V2,K15A/V2

1fF/m2

試問P管柵寬應為多少，才能獲得相等的上升和下降時間？CMOS解：前級反相器的負載電容為CLCox(WN

WPLP為了獲得相等的上升和下降時間，應 LKLN

KLPL[例3.1]己知N溝道下拉管和P溝道上拉管的參數(shù)為 4m,LP2m,K

45A/V2,K15A/V2,V 0.8V 1fF m2 試問P管柵寬應為多少，才能獲得相等的上升和下降時間？代入具體參數(shù)WP (W WL)1fF/m22m(4m f 2CLVDD 232fF3V 0.88nsfKWN(VDDV tftr反相器的平均門延遲時間

trt4

連線延金屬連線與襯底之間的寄生電容表名絕對值fF)相對Cox(N管和P管柵電容1多晶硅與襯底的電容(場區(qū)多晶金屬與襯底的電容(場區(qū)金屬多晶與金RRCC

I)

Vi

i 設xrc是單位長度電容值，則Rrdx，CcdxC

I)

Vi

Vi

Vi1cdx

i Vi1Vi

RVi1 r rrc

Vi1Vi

Vi1

rc

d dx2rc

d dx2得到信號通過長度為xtxKx2

RCn(n 當n

tn

rcl2

當l很大時，信號延遲將由這個RC

為了優(yōu)化長的多晶硅線的策略是把線分成幾段，在每一段插入 2mm的段分成2個1mm的段trcltrcl r12/ c4104pF/2tL2.41015l2(F/m22假定緩沖器的延遲 buf，則總線的總延遲是2tp2.410

ns

2.4ns

buf如果不加緩沖器，則 線延遲為 2.4101520002ns9.6ns;p

電路扇出延電路扇出：輸出端所接門的個數(shù)總負載=前一級輸出電容+連線電容+后級各負載1個標準反相器帶1個標準反相器作負載的輸出波(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓標準反相器N管/P管的尺寸取Lp/Wp=0.28/4m 1個標準反相器帶10個標準反相器作負載的輸出波(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓標準反相器N管/P管的尺寸取Lp/Wp=0.28/4m 扇出的限制條件扇出總電流Iout所接負載最小輸入驅(qū)動電流Iin之IoIoCLCg 其中Cg(i)是每一個輸入端當扇出數(shù)N時，前一級反相器的能力必須增大N倍！才能獲得與驅(qū)動級反相器相等的延遲時間1個標準反相器帶10個標準反相器作負載的輸出波(TSMC0.13mCMOS工藝N/PMOS管,開啟電壓工作電壓2.5V,標準反相器N管P管的尺寸?。篖n/Wn=0.28/20m,Lp/Wp=0.28/40m；

大電容負載驅(qū)動快速驅(qū)動大電容負載，可用逐級放大的反相器鏈 LLLLLLLL

f2p

fn1p

f

nnfnn為了獲得對稱的電學特性，反相器的NMOS管和PMOS管的柵寬可取Wp2.5Wn!

t ft1

f2p

fn1p n n

f

f級反相器下拉上拉電阻為： 2VDD

an

2VDD

ap V

第1級反相器的負載是第2級反相器的輸入柵電容CL1Cox(fWnLfWpL)fCox(WnLWpL)第1級反相器產(chǎn)生的延遲t

tf

td1Rn1CL1

CL1

(

ap

f

pf2p

pfn1p

nfn

nfn第2級反相器下拉上拉電阻為：Rn2

ap，Rp2 第2級反相器的負載是第3級反相器的輸入柵電容CL2Cox(f2WnLf2WpL)f2Cg第2級反相器產(chǎn)生的延遲

tf2td

CL2 4

(an

ap

n p

f

pf2Wp

pfn1p

nfn

nfn第3級反相器下拉上拉電阻為： ap f p f 第3級反相器的負載是第4級反相器的輸入柵電容CL3Cox(f3WnLf3WpL)f第3級反相器產(chǎn)生的延遲

tf3td

CL3 4

(an

ap

p

f

pf2p

pfn1Wp

nfn

nfn第n級反相器下拉上拉電阻pRnnp

nfn

，Rpn

apf第n級反相器的負載如果 CLn

fnCg則第n級反相器產(chǎn)生的延遲

t

CLn 4

(an

ap

f

pf2Wp

pfn1p

nfn

nfn t

t

nf (

ap) Cg(

ap

WpLW

L

Wp

CgCox(WnLWp

有兩種設計方法

fNCgf確定為e，求NNln(CloadN確定，求flnf1 1個標準反相器帶1個標準反相器作負載的輸出波(TSMC0.13mCMOS工藝N/PMOS管,開啟電壓工作電壓2.5V，標準反相器N管P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m；

標準反相器的輸入柵電容為10fF讓標準反相器帶1個200fF的負載的輸工作電壓2.5V,標準反相器N管P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m；

(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓Lp/Wp=0.28/80m工作電壓2.5V,反相器N管/P管的尺寸取Lp/Wp=0.28/80mNln(Cload)ln(200fF) 10(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓第1級反相器N管/P管的尺寸?。篖n/Wn=0.28/2m,Lp/Wp=0.28/4m第2級反相器N管PLn/Wn=0.28/5.43m,Lp/Wp=0.28/10.8m第3級反相器N管/P管的尺寸Ln/Wn=0.28/14.76m,Lp/Wp=0.28/29.35m3級反相器帶1個200fF的負載的輸出波 準輸出焊盤的電容密度等于0.25pF，尺寸為100m×100m；又知標準反相器中MOS管的柵長均為3m，柵寬也為

/V 15A2/V

，試計算該反相器直接驅(qū)動輸出焊盤的延解：由輸出焊盤尺寸可計算焊盤的電容值Cpad

0.25pF/m2(100100)m22500由(3.5-16)式得上拉電阻Rp

|

215A/V2(5

由(3.5-15)式計算上升時間

41.7k2500pF由(3.5-11)式得下拉電阻N N

2

n

Vtn

45A/V2(5由(3.5-12)式計算下降時間t RNCpad

13.9k2500pF標準反相器直接驅(qū)動輸出焊盤的門級延遲時t

trt4

10434.74解：總的輸出電容等于焊盤電容與環(huán)振探頭電容之和,

Cprobe0.251010.25Nln(Cload)ln(10.25) 7級逐級放大反相器的延遲時t7t7 pd72.7tpd其中tpd為標準反相器延遲時

如果逐級放大電路的級數(shù)N=3，則幾何放大因子自然對數(shù)ln(Cload幾何放大因子

lnf

2.46f三級放大電路的延遲時間t33ftapd311.76tapd三級逐級放大電路的延遲時間只比七級驅(qū)動電路的增加85% 表3.2典型負載電負載電容類相對電容CT110個標準參考4mm×4.5m金屬標準輸出焊盤器地址引g[例3.4]某電路負載電容近似等于e8C ，Cg 電容。已知標準反相器的平均延遲時間av 2ns，試求：g用標準反相器直接驅(qū)動負載電容的延遲時用逐級放大反相器驅(qū)動負載電容的最小延遲解：(1)已知標準反相器平均延遲時間為 R Rav

4

4用標準反相器驅(qū)動負載電容的延遲時間Tload RNCL

CL

2e8ns5.96103

Cg 級數(shù)N

Nln(Cload)用逐級放大反相器驅(qū)動負載電容的延遲時間 為TminNf 8e2ns用逐級放大反相器驅(qū)動負載電容的延遲時間比直接用標準反相要小幾個數(shù)量級

功靜態(tài)功耗：反向漏電流造成動態(tài)功耗：瞬態(tài)電流和負載電容的充放電造成散熱問金屬導線寬度的確7.金屬1(掩膜版7號7.1金屬最小寬37.2金屬最小間4CMOS功nnPs(反向漏電流)i電源電壓門門反向漏電流動態(tài)功耗IE IEICC動態(tài)功耗I IEICC動態(tài)功耗0T/TIi0T/TIiEICICC動態(tài)功0T/0T/T在周期T內(nèi)，電源消耗的能量EVDD EVDD

iEVDDdtVDD odt

CV 電源給電容充至VDD將付出電荷CVDD,作功為動態(tài)功耗 T/ T2周期內(nèi)，電容充電吸收能量EC1(v2v2 VEC1 C CV CVCVDD DD DD被PMOS 動態(tài)功耗0T0T/T在后T2周期內(nèi)，電容放電釋放的能量EC2(v2v2 (02V2 VEC2 o2 C CV DD被NMOS管消耗！PMOS和NMOS總共消耗2

動態(tài)功耗0T0T/T一個周期T內(nèi)，MOSCV P T

CVDD靜計算功耗的經(jīng)驗規(guī)將多個特定頻率下工作的功耗相加，可總功功耗可以估算電源和地線線的寬度應為多少?(本題假定CMOS反相器負載電容等于，PN結(jié)反向漏電流為0.1nA。解：每級門靜態(tài)功耗為 0.1109551010W每級門動態(tài)功： fV

0.210-12201065

110-4W 每級門總功耗 PPP1 每級平均充放電電流為Ic 2 對于300個反相器構(gòu)成的系統(tǒng)，系統(tǒng)總功 PN(PP3005

110-4)310-

5

6

A由電流密度J<0.8mA/m 0.8mA/m即W設計中可取電源和地線寬度為8m第四CMOS數(shù)字集常用基本電組合邏CMOSCMOS組合邏輯電路的一般結(jié)V最簡單的組合邏輯電VVDD

VOUT

o上拉網(wǎng)絡與下拉網(wǎng)絡 結(jié)構(gòu)上有對偶關系 B C

CMOS三輸入“與非”門及其內(nèi)在對偶關ADAD E B E (ABC)(DE)ADBCEABCABCDE復雜CMOS邏輯門及其內(nèi)在對偶關CMOS與非

M3 M4aabM3 M4 M2

M2 工作原理、等效電路與版

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓1.2V二輸入與非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2m；輸出負載500fF

下降延遲

下拉通路的總等效電

M M

Vo的下降延遲

M

上升延遲 上拉通路的總等效電

RPb

R

M M M

Vo的上升延

RPaRPb RPaRPbMMbMbMaC RPb RNb為了盡量提高電路的速度，MOS管柵長均取最小值MMbMbMaC如果選 RP/2則Vo的上升延遲就有可能比下降延遲多一倍如果選 兩種選擇無論選哪一種，上升沿和下降沿的延遲都有2倍的差要使上升沿和下降沿基本接近，可選MMbMbMa

RPRP/2a即取兩種上拉電阻的平均a 已

C

V 假

CP CPVtn

3RP MMbMbMa

C

V R PR

pCoxWp

則得 一般

8np所以有 M

M

M

WnC TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入與非門，N管/P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2.94m輸出負載500fF

3

C V 8C p

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入與非門，N管/P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2.94m輸出負載500fF W

V)238W38W pTSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入與非門，N管/P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2.94m輸出負載500fF V 1.47

下降時延上升時延：1.04ns(1個管子導通2 4(VDD2

Vtp

0.57ns(2個管子導通或非babaMMVo MMMMbaaTSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓1.2V二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2m；

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓1.2V二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/2m；輸出負載500fF

baMbaMMVo M

RNb

R V的下降延遲

RNaRNb RNaRNb

上升延遲baMMbaMMVo MRPaVo的上升延遲為C(RPaRPb

babaMMVo M M Mo

M RPbRNaRNb為提高電路速度，MOS管的柵長均取最小值baMbaMMVo M如果選2RPRN/2則Vo的下降延遲就有可能比上升延遲多一倍。如果選2RPRN則Vo 要使上升沿和下降沿基本接近，可選擇：2RV

RNRN/2 M

即取兩種下拉電阻的平均值，則有：

8R已R a

C

VM CC

假 M

則得： 3一般n/p 所以有

baMMbaMMVo MRR C

V C C

則得 W 一般

3n/p

Wp

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/21m；

TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓0.5/0.7V，工作電壓二輸入或非門，N管P管的尺寸?。篖n/Wn=0.13/2m,Lp/Wp=0.13/21m； 3RN

C

V RP

pCoxWp

n/p 2

Vtn

Vtp則得

CMOSNMOS傳輸門和PMOS傳輸ssV1V1o

00NMOS管開

1

100(TSMC0.13mCMOS工藝,NMOS管,開啟電壓工作電壓

s即VG當VG即S時，MOS

當VGVDD即S時，MOS管導通；當Vi時，輸出Vo當Vi0VDD時，如果Vo初始為0，Vi將對電容充把Vo拉到，當Vo拉到VDDVtn時，柵源電壓等于開啟電壓傳輸管將截止，電容充電停止，雖然V進行增加直至但Vo始終不變，仍維持在VDDVtn010

s'0'ss'0'0PMOS管開010

s'0'10(TSMC0.13mCMOS工藝,PMOS管,開啟電壓

CMOS VVi

CMOSs

s

開啟電壓工作電壓

VC 當ViVDD時，NMOS管能將輸出Vo拉到 VtnPMOS管能將輸出Vo拉到VDD,所以最終輸出 VDD當Vi時，NMOS管能將輸出Vo拉到0,PMOS管能將輸出Vo拉到Vtn,所以最終輸出是 CMOS 1

F1ABP2ABP3ABP4AB如采用靜態(tài)CMOS門，需要

F4個3輸入與門：需4個3輸入與非門和4個反相器，共計32個MOS管1個4輸入或門：需1個4輸入或非門和1個反相器，共計10個MOS管共需42個MOS采用NMOS傳輸管邏輯，只需8個MOS管即可

AABBAABBPF2

F用NMOS傳輸管實現(xiàn)的邏輯函

F 2用CMOS傳輸管實現(xiàn)的邏輯函所有的PMOS管放在一個N阱中，可節(jié) 面積

時序邏D鎖存 D鎖存 Q(a)電路原理 D鎖存器

采用了CMOS傳輸門，只需8個MOS管，結(jié)構(gòu)簡單，版圖緊湊

用CMOS傳輸門實現(xiàn)的D-鎖存 Q Q Vi Vo Q

采用TSMC0.13mCMOS工藝實 titotQtQt 10nsD觸發(fā)器用D-鎖存器構(gòu)成的下降沿觸發(fā)的D-觸發(fā)

觸發(fā)器用一個時間

0下降沿觸發(fā)的D-觸發(fā)器的仿

t動 電靜態(tài)邏輯電路：晶體管數(shù)多，延遲動態(tài)邏輯電路：延遲小，硅片面積小，晶體管 C

D

QC DC

[例4.1]在圖4.18(a)中，傳輸管源擴散區(qū)面積為4m5m，反相器柵面積為9m2 。如果柵電容等于1fF/m2時，擴散區(qū)面電容密度等于0.12fFm20.2fFm0.2fA/ ，問經(jīng)過多長時 節(jié)點電壓值將變化為2.5V?

NNNNNNC9m21fF/m220m20.1fF/m218m0.2fF/m152漏電流等于Ir 2

0.2fA/

4103 2.5 C

15TdtC du4103pA2.5V

用途

2、暫存3、可 相結(jié)合構(gòu)成狀態(tài)機4、高密度、有限存取時 器

ViV1V2V3V44級，可以移(4-1)個T/2時鐘周期

t

并行移位寄存器：用于CPU中，可實現(xiàn)8、16、32位等的并行移位

R

2 21 移位有兩類并行移D0→R0,D1→R1,D2→R2,D3→R3一位移D1→R0,D2→R1,D3→R2

預充電邏MMn

沒有直流功耗，功耗低管子數(shù)與NMOS邏輯相輸出電平與尺寸無關最小尺寸設計，版圖最小

M

1

M

Clk Mn Clk Mn MA

A

M ABCDE E F Mn Mn

VDDMA

BC

MnABC

電 效A

M xMn C)

Cx

相同時鐘信號的預充電邏輯不能直接相連

Mp1

Mp

VD

AVA M

Mn相同時鐘信號的預充電邏輯不能直接相連

Mp1VC

Mp2VDVCAVA M

Mn相同時鐘信號的預充電邏輯不能直接相連

VMVC

Mp2VDVCVAAVA M

Mn CMOS邏為了克服預充電的缺點→提

MVXVMn

M ACB

M

VOUTAB CVMVX

MVMnV2

VMVX

MMn

Mn Mn

VXVY

VZVYVOUTVZ

VMVX

M

M

VOUT_

Mn

Mn Mn

VVVCV 電

vp

A

B

雙端口寄存

A總 B

A總(TSMC0.13mCMOS工藝,N/PMOS管,開啟電壓工作電壓

—2.1某IC mm， 解一個硅片的總面SR23.14159(62.54/2)2 一個硅片可以生產(chǎn) 數(shù)c(18240mm225mm2)25%每 的生產(chǎn)成本(200182)0.75出的設計規(guī)則，求P阱左邊緣與P+區(qū)右邊緣的最小距離d。d

d9d NMOS

圖2.10版圖設計示

PMOS

解：d1由設計規(guī)則2.5確定d1d2是左邊NMOS管的柵寬，柵長受多晶硅寬度限制，3.l由設計要求N管L/W=1/3,對應N管寬度d23L 6d3由設計規(guī)則2.5確定d3d4由設計規(guī)則2.3確定2.3N型襯底內(nèi)P+區(qū)與2.3N型襯底內(nèi)P+區(qū)與Pλ6.6有源區(qū)對接觸孔的最小λ6.6有源區(qū)對接觸孔的最小覆d56.1接觸孔最小面6.1接觸孔最小面積(方形d66.4接觸孔與多晶硅柵最6.4接觸孔與多晶硅柵最小距d7d8對應PMOS管的柵長PMOS管L/W=8，由設計2.1d88W 166.4d9由設計規(guī)則6.4d9d10由設計規(guī)則6.1確定6.1接觸孔最小面積(方形6.1接觸孔最小面積(方形d10λ6.6d11由求和確定d di26262216222.3假設MOS電路中某層的電阻率1cm1m，試計算 解

RL

L1cm55m110 L 5 L

RRs

Rs是方塊電 1cm10 利用2m×6m的多晶硅柵極覆蓋在4m×14m 構(gòu)成一個MOS晶體管，已知柵電容 103pF/m2，擴散電容

pF/

擴散區(qū)周邊電容為

，場區(qū) jb pF p晶硅與襯底之間的電容 p區(qū)的電

解多晶硅區(qū)

C1(103pF/m2)8m2(5105pF/m2)(1212)8.2103擴散區(qū)C2(104pF/m2)24m2(103pF/m)(4262)22.4103閾值電壓VtnVtp柵氧化層介電常數(shù)

500cm2/Vs200cm2/Vs3.45×10-13試求最小尺寸NMOS管的柵電容和增益因子nP管幾何尺寸為多少才能獲得與N 解(1)多晶硅最小寬度為1m，所以最小尺寸NMOS管的柵S1m3m

3.451013F/cm

9.85104

pF/ CgCoxS3

pF n

9.85104(

)

8

1.47108pF/V

V

Wp Ln Ln Lp1m

2.5W

3.451013F/

9.85

pF/ CLCox(LpWpLnWn9.85104(1317.5)1.03102Rn

n(VDDVtn

8.43103t CR1.038.381011s86.83 trt 43.42

PCV2 6010153220 1.08103W23.3 對于n40A Wn2

Ln

20A/V2 p和Ln p的三輸入CMOS與非門，試計算情況下的上升時間A解AABABC00013個P管導上拉電阻00112個P管導上拉電阻01012個P管導上拉電阻01111個P管導上拉電阻10012個P管導上拉電阻10111個P管導上拉電阻110111103個N管導下拉電阻NMOS管和PMOS管的電阻為：R1, 3個NMOS管導通的時候，這時它的下拉電阻為：Rdown3Rnt

CL

是一個PMOS管導通和3個PMOS管導通，這時它的下拉電阻分別為：RupRp和RupRp/3情況的上升時延為：trCLRupRpCL上升時延和下降時延之比為 CL

Rp/31Rp1 t CL

9 9 情況下上升時沿和下降時沿之比為

3.4假設K2KP，試比較 KCoxn,n2 上拉電阻為：RupRp/ R/2，R4R

,R

取LpLnLWn

Snand

2Sp2WnLn2WpLp2L(WnWp)2L(2WpWp)令WpWmin,則Snand或非門情況下下拉電阻為：RdownRn2,上拉電阻為：要求具有對稱的驅(qū)動 力，

2Rp

Rup，Rn/22Rp，RpRn/

，取

L則

4

2Sn2Sp2L(WnWp)2L(Wn8Wn)18令WnWmin則Snor18

18LWmin3nn3.5已知 25A/V V，V nn

m

A/V

0.5fF

CMOS相同尺寸CMOS反相器。

,取 3m,得

Wp

反相器作為負載時的負載電容：CLCoxWnLnCoxWpLp0.5(3336)13.5NMOS管和PMOSRn

V

25K,Rp

Rdown2Rn50K，RupRp/2tfRdownCL50K13.5fF0.675nstrRupCL25K13.5fF0.3375ns

trt4

RdownRn/212.5K,Rup2RptfRdownCL12.5K13.5fF R

100K13.5fF

trt

RdownRn25K,RupRptfRdownCL25K13.5fF R

50K13.5fF

trt

3.3四級反相器逐級相聯(lián)，第一級為標準尺寸CMOS反相器，若后一 假設標準尺寸反相器的尺寸Ln,Wn,Lp,Wp產(chǎn)生的上拉電阻和下拉電阻均為RRcgRCox

LpWp),

Cox(LnWnLpWp L,2W,L,2W

R

2產(chǎn)生的柵電容為Cox(Ln2WnLp2Wp2cgt1R2cg2RcgL,4W,L,4W R

4產(chǎn)生的柵電容為Cox(Ln4WnLp4Wp4cgt2

4cg2Rcg

L,8WL,8WR 產(chǎn)生的柵電容為Cox(Ln8WnLp8Wp)8cgtR 2Rc 第4級反相器所帶負載的等效電容為：Cox(Ln R Rc

Lp8Wp) t1

t3t42Rcg2Rcg2RcgRcg7Rcg

的本征門延遲時間為tpd 用標準反相器直接驅(qū)動負載的延遲時間 用優(yōu)化設計的逐級放大反相器鏈驅(qū)動負載的延時間

，并給出放大器的級數(shù)N用兩級放大反相器驅(qū)動負載的延遲時解tdirRinv500Cg500RinvCgNln(CLln(500Cgln(5006.2，N取整數(shù)為 所以tcasNftpd6etpd16.31t500Cgf2Cg,ftcas222.36tpd

某CMOS微處理器有40萬支晶體管，工作在20MHz頻率下，工作電壓為5V。假設該微處理器是由五個晶體管組成的基本門實現(xiàn)的，每個基本門的負載為0.1pF，試計算該的動態(tài)功耗。這種N405

810 P V f81040.110125220106 ，它取決于實際電路

動態(tài)功耗與電平翻轉(zhuǎn)有關輯規(guī)律，具體電路具體分析PCLV f其中，表示電平翻轉(zhuǎn)概

具體電路有3.補充題畫出圖中版圖的電路原理圖3.補充題畫出圖中版圖的電路原理圖

D CB AB 解AABCCDD 解 C補充題：用預充電邏 設計ZABCA畫出電路圖。若電路 部結(jié)點電容C5 C負載電容CL10fF，VDD1V，試由下圖輸 E信號畫出Z的波形，并標出相應 電壓值

DE 第五章5.1.可編程邏輯(PLD, 等 門陣列(GataArray)定標準單元(StandardCell) FPGA電 連接問題、布局與布線、CAD工具與其他客 集成在同一光刻版

門陣列設邏輯圖軟件、HDL語言輸入 生成ASIC驗證圖形、掩模版標準數(shù)據(jù)文件→IC廠生產(chǎn)各個廠家的工藝不同決定門陣列互連層數(shù)的5.2.1門陣列母片結(jié)I/O焊 有源器塊單塊單元結(jié)構(gòu)門陣I/O焊 行單元結(jié)構(gòu)門陣連線：單層和雙層，多晶硅作布線通I/O焊 門海結(jié)構(gòu)陣 p(a)電路 (b)版四管基本單元。共柵結(jié)構(gòu)，雙層金屬，CMOS工藝

門陣列的基本單 金屬

金屬

CBCBA金屬 門陣列的基本單

n(a)電路圖

(b)版圖可構(gòu)成CMOS傳輸門的四管基本結(jié)構(gòu)單

門陣列的基本單

QDQ

多晶

D鎖存器電路

D鎖存器版適合 單元構(gòu)成的基本結(jié)構(gòu)單

單元對于EDA軟件，提供圖形符號庫、電路單元電路內(nèi)部版圖庫對于設計者來5.2.2.門陣列設計流邏輯規(guī)格化100％布線邏輯描述語言標準單元設 標準單元標準單元描電路結(jié)構(gòu)與電學參版圖與對外連接端口的位小規(guī)模邏輯電路(SSI)，如buffer，register中規(guī)模邏輯電路(MSI)，如 ，加法器，比較器等系統(tǒng)級模塊，如多路器，微控制器，RISC內(nèi)核等ADDFHX1ADDFHX2ADDFXLADDHX1ADDHX2ADDHX4ADDHXLAFCSHCINX2AFCSHCINX4AFCSHCONX2AFCSHCONX4AFHCINX2AOI21X1AOI21X2AOI21X4AOI21XLAOI221X1AOI221X2AOI221X4AOI221XLAOI222X1AOI222X2AOI222X4AOI222XLAOI22X1AOI22X2AOI22X4AOI22XLAOI2BB1X1AOI31X1AOI31X2AOI31X4AOI31XLAOI32X1AOI32X2AOI32X4AOI32XLAOI33X1AOI33X2AOI33X4AOI33XLBENCX1BUFX12BUFX16BUFX2BUFX20BUFX3BUFX4BUFX8BUFXLCLKBUFX1CLKBUFX3CLKBUFX4CLKBUFX8CLKBUFXLCLKINVX1CLKINVX12CLKINVX16CLKINVX2CLKINVX20CLKINVX3CLKINVX4CLKINVX8CLKINVXLCMPR22X1CMPR32X1CMPR42X1CMPR42X2DFFHQX1DFFNSRX1DFFNSRX2DFFNSRX4DFFNSRXLDFFNSX1DFFNSX2DFFNSX4DFFNSXLDFFNX1DFFNX2DFFNX4DFFNXLDFFRHQX1DFFRHQX2DFFSRHQX1DFFSRHQX2DFFSRHQX4DFFSRHQXLDFFSRX1DFFSRX2DFFSRX4DFFSRXLDFFSX1DFFSX2DFFSX4DFFSXLDFFTRX1DFFTRX2DFFTRX4DFFTRXLDFFX1DFFX2DFFX4DFFXLDLY1X1DLY2X1EDFFTRX2EDFFTRX4EDFFTRXLINVX12INVX4INVX8INVXLJKFFRX1JKFFRX2JKFFRX40.18mCMOS標準單元庫設計流版圖參數(shù)提取版圖驗證版圖參數(shù)提取版圖驗證布局/布線邏輯和時序模擬原理圖編輯器網(wǎng)表生成與轉(zhuǎn)換掩膜格式測試向量生成標準單元設計中的EDA工

可編程邏輯PROM可編程只讀 GAL通用陣列邏輯、 DSNN浮柵MOS管截面5.4.2可編PLD的表示方連接方式：可編程連接、硬連接、無連互補輸出結(jié)構(gòu) 與門表示DABD輸入乘積項

固定連接編程連接斷開單元 F1ABF1AB

熔絲

C實際電路

等效電路

或陣與陣乘或陣與陣N個輸

M個輸PLD器件的”與”陣列和”或”陣

GAL16V8使用CMOS代替TTL工藝使用浮柵MOS管技術，提高性CLK

OLMC(n) OE

NCNCNCNCI/O(n)NCNCNCCLK OE OLMC的5種構(gòu)成形式CLKOLMCn)

OLMC的5種構(gòu)成形式CLKOLMC(n)

OLMC的5種構(gòu)成形式(至寄存器輸出單元

(至寄存器輸出單元

來自鄰級輸出 OLMC的5種構(gòu)成形式

D

來自鄰級輸出 OLMC的5種構(gòu)成形式OLMC(OutputLogicmacrocell)的部分結(jié)構(gòu)，OLMC的配置由FPGA設現(xiàn)場可編程門陣列(FPGA)有兩PAL的結(jié)構(gòu)擴展型FPGA是門陣列的高級或擴展形式Xilinx,Al XilinxFPGA特點邏輯陣列單元可編程,結(jié)構(gòu)靈設計工具集成度和自動化XilinxFPGA的分類和特

XilinxFPGA的基本結(jié)高 中組成：組合邏輯、觸發(fā)

高端器件、CLB內(nèi)部結(jié)構(gòu)更復QQQQ數(shù)1:輸出接上拉電1:直接輸1:反1：輸0：輸可通輸出緩沖電平轉(zhuǎn)時鐘可在CK1、2中挑選，極性可選CK1、2 某一條邊上的IOB共用的

設計輸入

PLDPLDPCB

XNF文件LCA設計文件LCA邏輯單元

設計驗證

EPROM

FPGA系統(tǒng)規(guī)模塊設

設計輸 功能仿 綜

布局布

反標注文件

時序驗

第六章全定制設計與半定制的主要區(qū)寄存器級設計VLSI設計的Top-Down方法寄存器級設計功能級設計功能級設計EDA軟件+特定工藝的數(shù)字單元庫門級設計版圖級設計圖6.1全定制設計主要步門級設計版圖級設計門級設計寄存器級設計全定制設計的結(jié)構(gòu)化設計特門級設計寄存器級設計模塊化功能級設計EDA功能級設計EDA軟件+特定工藝的數(shù)字單元庫版圖級設計版圖級設計全定制電路的陣列邏輯設計形隨機邏輯與陣列邏尋找規(guī)則的陣列電路結(jié)構(gòu)，使版圖設計最Weinberger陣列結(jié)構(gòu)與柵列陣版用一個基本結(jié)構(gòu)實現(xiàn)組合邏輯，改 部結(jié)構(gòu)來實現(xiàn)整體邏輯功a

輸入c

zWeinberger結(jié)構(gòu)非常簡單，軟件自動將邏輯方程轉(zhuǎn)換為版VDD

Weinberger陣列實現(xiàn)異或門

XNMOSWeinberger陣列實現(xiàn) BCBCACAn址 n~2址

單元2n陣列AnDOR/CS

數(shù)據(jù)輸入數(shù)據(jù)輸出控制邏輯片選

m~2m列選擇電路mm地址緩沖器An Anm1器結(jié)

ROM結(jié)10001010010010010010010100011011 幾種類型的ROM電SRAM結(jié)QQQ

單元陣

1 3列5 0

單元在全定制設計中的作用與單元設第七成電路的測試測試的

響 結(jié)

比 通過/失器

器激內(nèi)置的自測

比較通過/失敗 故障模間歇故障：偶然性和隨機性強，測試更 測試中常見的故障模固定故短路或開路故器故一、固定故邏輯電路中某一信號連線的邏輯值固定不stuck-at-1故障：s-a- stuck-at-0故障：s-a-

s-a-

有故二、短路或開路故ZAZACBDs2故障改變了門的功為了得到好的故障模型，應該在晶體管級進行模擬。三、交叉點故 ABA AB四 器故故障檢測和定位窮舉測試可控性：對電路每個節(jié)點置位和復位的能容易產(chǎn)生測試附加電路少，附加引線少，對原電路性能測試向量測試向量數(shù)是衡量 測試時間的參考值，測試向組合邏輯測試向量生成有 方法時序邏輯測試向量生成方法發(fā)展相對緩慢對于組合邏輯電路，有兩種測試向量生成方一個有n條線 ，有2n種單點錯誤有

fXjfpdXj 242451錯誤函數(shù)Fp/dffp/ 33f(X3)f(x1,x2,x3)x1x2fp/dX)，f30Xxx 245124513Fp/dffp/ 3TestFj00001111001112010111111111171111

1/0x1 2 3 31/121/01/121/0233 33 1/121/01/121/0233 有扇出網(wǎng)絡不具備這個124681246835712468357

1 8 8 141425698733

f8/1

F8/1i通過設置邏輯值v(v=0/1)而被切掉i/v就是不可測試的。但i/v是可測試的。組合邏輯多輸出情 Fp/ Fp/ Fp/ Fidijd

Fi/d

Fj/d1243512435F1/12/1F1/1F2/2xxxxxxxxxxxx1 可測性設掃描鏈是在電路正常功能上額外增加的擴展 以移位方式將信號輸入到內(nèi) 元件中，實現(xiàn)可控性要求以移位方式將內(nèi)部狀態(tài)輸出，實現(xiàn)可測性要 在測試方式工作時，構(gòu)成一個長的移位寄存1

QDD掃描單元邏輯掃描單元中的多路選擇

內(nèi)建自測試待測電測試待測電測試控制內(nèi)建自測試原理BIST方法經(jīng)常用 器的測試Data-

邊界掃描測傳統(tǒng)的探針臺測試TestActionGroup)，并于1986年提出了標準的邊界掃描體系結(jié)IEEE1149.1的基本實

二題1：試用兩輸入LUT單元實現(xiàn)邏輯式01A010101A01010AB10Z01C0101CA01100010000010111DD6.4試用Weinberger陣列結(jié)構(gòu)實現(xiàn)下列邏輯表達XPBDBPDA,YPADAPDA,ZPBAABDPY=PA+PA+AD+

+

題2，在下圖中，利用NMOS管實現(xiàn)A與B的同或

BA AA

1212345解測試1/1錯誤的測試向量測試3/1錯誤的測試向量 /0,1,0測試4/0錯誤的測試向量:第八集成電路的仿真與驗證技 電路級仿開關級仿門級仿RTL級仿真系統(tǒng)級仿慢快對反相器進行不同層次的模電路仿 電路級仿要對晶體管組成的電路進行仿真，可進行直流電路仿真的經(jīng)典軟件是SPICE，由加州大學伯克利分校激勵信號輸入電路模擬和評不同類型晶體管數(shù)學模型各節(jié)點電流電壓方其 功能(由具體SPICE軟件供應商提供)3M M

實例：2輸入與非門的仿真實M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD3041 M

+

VA10PULSE(05VB20.TRANS0.05N

1N1N5N

+ M +

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-+KP=15.2E-6 =0.344CMOS兩輸入

CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-+KP=44.2E-6 =0.951+PB=0.67CJSW=5.2E- MOS管連3

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD30M M+4+

VA10PULSE(05VB20.TRANS0.05N

1N1N5N1V M V + M +

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-+KP=15.2E-6 =0.344 CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-CMOS兩輸入MnameD(漏 G(柵

+KP=44.2E-6 =0.951+PB=0.67CJSW=5.2E- 模型+PB=0.67CJSW=5.2E- <PD=val><PS=val><NRD=val>+<NRS=val><OFF>3

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD30M M4

VA10PULSE(05VB20+.TRANS0.05N+

1N1N5N1V M V + M +CMOS兩輸入

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-+KP=15.2E-6 =0.344 CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-+KP=44.2E-6 =0.951+PB=0.67CJSW=5.2E-

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD303M M

VA10PULSE(05VB20.TRANS0.05N

1N1N5NV+V + +

1M M0

.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-++KP=15.2E-6 =0.344+ CJ=1.7E-4+PB=0.67CJSW=4.0E- .MODELNMOS1NMOS(LEVEL=1VTO=-+KP=44.2E-6 =0.951CMOS兩輸入

+PB=0.67CJSW=5.2E- 3M M41 M

M14233PMOS1W=12UUMM24133PMOS1W=12UMM34150NMOS1W=8UMM45200NMOS1W=8UMCL40VDD30VA10PULSE(05 1N1N5N+

+ M +

DDVB20.TRANS0.05N.PLOTTRANSV(1).MODELPMOS1PMOS(LEVEL=1VTO=-CMOS兩輸入

+KP=15.2E-6 =0.