組大作業(yè)運(yùn)算器tiny alu的設(shè)計報告

運(yùn)算器TinyALU的設(shè)計報告

微機(jī)原理與接口技術(shù)小組項(xiàng)目報告TeamProjectReport<2011.1.7>

摘要 該項(xiàng)目旨在設(shè)計一個運(yùn)算器TinyALU，完成算數(shù)加減和移位測試的功能，并且支持標(biāo)志寄存器和累計器。 ALU是中央處理器(CPU)的執(zhí)行單元，是所有中央處理器的核心組成部分。它的基本操作包括加、減、乘、除四則運(yùn)算，與、或、非、異或等邏輯操作，以及移位、比較和傳送等操作。而TinyALU的設(shè)計就是對于這些操作中最重要的也是最基本的算數(shù)加減和移位功能的一個實(shí)現(xiàn)，并完成與各寄存器之間的協(xié)調(diào)工作。 TinyALU的設(shè)計方法和理念是：使用現(xiàn)場可編程邏輯門陣列（FiledProgrammableGateArray,FPGA）和硬件描述語言（Very-highSpeedIntegratedCircuitHardwareDescriptionLanguage,VHDL）自頂向下地設(shè)計ALU。它具有多種指令，實(shí)現(xiàn)了算數(shù)的累加，減法以及移位測試的功能，最后采用VHDL語言中的語句對其進(jìn)行測試。 在該項(xiàng)目中，因?yàn)镮SE中提供的鎖存、與非門等現(xiàn)成的symbol出現(xiàn)總是輸出無效信號情況，因此，我們所有的元件都是根據(jù)整個系統(tǒng)自己編寫設(shè)計（包括schvhd等文件），并且自己編寫測試文件（vhdltestbanch）。在設(shè)計好各個元件后分別對各個元件進(jìn)行了功能的仿真，結(jié)果滿足了要求。將元件相連整合后也進(jìn)行了一次整體的仿真，結(jié)果也基本達(dá)到了設(shè)計的要求。目標(biāo)1）系統(tǒng)的目標(biāo)：使TinyALU完成算數(shù)加減和移位測試的功能，支持標(biāo)志寄存器和累計器等各種數(shù)據(jù)寄存器，并連接到內(nèi)部總線上。內(nèi)部總線的設(shè)計為一并行總線，含8根數(shù)據(jù)線，8根地址線以及RESET等必須的控制信號線。TinyALU通過內(nèi)部并行總線接到FPGA的引腳上，最終連接到外部的示波器和LED、Key完成輸入輸出，以對設(shè)計處的ALU進(jìn)行功能驗(yàn)證。2）設(shè)計的目標(biāo)：通過數(shù)據(jù)總線進(jìn)來首先進(jìn)入加減法器前的鎖存器或者位移器（由地址線控制）。其中位移器完成位移后直接輸出。加減法器第一次進(jìn)數(shù)據(jù)默認(rèn)與0做運(yùn)算，隨后控制輸出端的寄存器給加減法器送另一個數(shù)據(jù)，這樣就可以完成累加器的功能。需要說明的是這里的減法并沒有按照一般使用補(bǔ)碼完成的思路，而是直接用FPGA將一位全加器設(shè)計為一個一位加減器，這樣能使整體結(jié)構(gòu)變得更加簡單。3）性能上的目標(biāo)：由于ALU在運(yùn)算中對系統(tǒng)性能要求很高，采用可編程邏輯器件FPGA來實(shí)現(xiàn)ALU單元，比中小規(guī)模的集成電路設(shè)計的系統(tǒng)來得結(jié)構(gòu)簡單，并且穩(wěn)定性強(qiáng)。而硬件描述語言VHDL是使用可編程邏輯器件FPGA必不可少的工具。設(shè)計TinyALU來實(shí)現(xiàn)簡單的算數(shù)運(yùn)算和移位測試功能，又通過組合邏輯電路和鎖存器的應(yīng)用，使得在FPGA的基礎(chǔ)上，實(shí)現(xiàn)了TinyALU在速度上的進(jìn)一步優(yōu)化。

架構(gòu)設(shè)計圖一為TinyALU簡明結(jié)構(gòu)設(shè)計圖硬件模塊包括：加減法器、位移器、鎖存器。其中位移器完成位移后直接輸出。加減法器第一次進(jìn)數(shù)據(jù)默認(rèn)與0做運(yùn)算，隨后控制輸出端的寄存器給加減法器送另一個數(shù)據(jù)，這樣就可以完成累加器的功能。需要說明的是這里的減法并沒有按照一般使用補(bǔ)碼完成的思路，而是直接用FPGA將一位全加器設(shè)計為一個一位加減器，這樣能使整體結(jié)構(gòu)變得更加簡單。 軟件模塊設(shè)計如下：Adder8模塊。對應(yīng)加減法器模塊。Latch模塊。對應(yīng)鎖存器模塊。Shifter模塊。對應(yīng)位移器模塊。Do_flag模塊。對應(yīng)標(biāo)志寄存器中的標(biāo)志位。

硬件設(shè)計電路圖模塊清單模塊清單：八位加減法器（adder8）模塊鎖存器（LATCH）模塊位移器（Shifter）模塊標(biāo)志位（do_flag）模塊八位加減法器（adder8）模塊一位加減法器（add1）：管腳：cin——進(jìn)位輸入

M——模式選擇（設(shè)計為當(dāng)m=0時做加法，m=1時做減法）X,Y——輸入數(shù)CS——選擇

Cout——進(jìn)位輸出

Sum——結(jié)果輸出

圖三八位加減法器內(nèi)部線路圖鎖存器（LATCH）模塊鎖存器（LATCH）模塊:鎖存器原件圖如圖四所示。鎖存器的原理比較簡單，在本項(xiàng)目中設(shè)計為當(dāng)CS上升沿到來時，讀取輸入并在下一個上升沿到來前保持該輸出。圖四鎖存器位移器（Shifter）模塊位移器（Shifter）模塊：如圖五所示，除了8位的輸出輸入以及一個選擇cs和時鐘CLK外，還有a,b兩個輸入來選擇位移器的模式。X0-x7為輸入管腳，右端y0-y7為輸出管腳。當(dāng)a=0,b=0時，位移器向右平移，并補(bǔ)充零。當(dāng)a=0,b=1時，位移器向左平移，并補(bǔ)充零。當(dāng)a=1,b=0時，位移器向右平移，并將最右端數(shù)補(bǔ)充到最左端。當(dāng)a=1,b=1時，位移器向左平移，并將最左端數(shù)補(bǔ)充到最右端。圖五位移器標(biāo)志位（do_flag）模塊標(biāo)志位（do_flag）模塊：在該項(xiàng)目中主要由標(biāo)志位顯示兩個狀態(tài)，一個是加法中的益處位，和減法中出現(xiàn)負(fù)數(shù)的符號位。我們通過一個簡單的譯碼電路完成。當(dāng)進(jìn)行加法時，八位加減法器的m位為0，如果兩個8位數(shù)相加后產(chǎn)生了進(jìn)位就說明有益處，則將m和cout的或運(yùn)算結(jié)果輸出就為溢出位。當(dāng)進(jìn)行減法時，八位加法器的m位為1，如果兩數(shù)相減出現(xiàn)借位就說明符號為負(fù)，因此將m和cout做與運(yùn)算結(jié)果輸出就為符號位。（1為負(fù)，0為正）圖六標(biāo)志位地址---功能一覽表A0latch1110000A1latch2110000A2adder8110000A3adder8/m010000A4shifter001111A5shifter/a000011A6shifter/b000101F溢出位B符號位加法運(yùn)算減法運(yùn)算SHR直線右移SHLRCR循環(huán)右移RCL

測試和效果評估地址線a0—a6:1111000Di:00000001圖中黃線處為加法器啟動后第9個脈沖到來時刻，因此DO為：00001001B=9（十進(jìn)制）結(jié)果正確一、ALU累加功能二、ALU減法功能：在第一個脈沖先送入了一個11111111，然后再第二個脈沖送入00000001，輸出DO為：011111111，結(jié)果正確。三、位移