哈工大數(shù)電大作業(yè) 作業(yè)1

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數(shù)電大作業(yè)1

——計(jì)數(shù)器

一、試驗(yàn)?zāi)康?/p>

1.學(xué)習(xí)使用VerilogHDL語(yǔ)言，并學(xué)會(huì)使用進(jìn)行QuartusⅡ軟件編程和仿真；

2.把握數(shù)字電路的設(shè)計(jì)方法，熟悉設(shè)計(jì)過程及其步驟；3.培養(yǎng)學(xué)生的動(dòng)手能力，能學(xué)以致用，為今后從事電子線路設(shè)計(jì)打下良好基礎(chǔ)；

4.穩(wěn)定加深對(duì)數(shù)電知識(shí)的理解，在仿真調(diào)試過程中，能結(jié)合原理來分析試驗(yàn)現(xiàn)象；

二、試驗(yàn)內(nèi)容

1.設(shè)計(jì)內(nèi)容及要求

1)利用VerilogHDL設(shè)計(jì)一個(gè)以自己學(xué)號(hào)后三位為模的計(jì)數(shù)器；2)編寫源程序；

3)給出仿真電路圖和仿真波形圖；

2.需求分析：

由于本人的學(xué)號(hào)為7112130501，后3位為501，為便于觀測(cè)，選取中間三位為進(jìn)制來編寫加法計(jì)數(shù)器，以保證與他人的區(qū)別性，即編一個(gè)以213為模的加法計(jì)數(shù)器。若采用同步清零的方法，則計(jì)數(shù)為0~212，化為二進(jìn)制數(shù)即為000000000計(jì)到011010100。

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3.編寫源代碼：

modulecount_213(out,data,load,reset,clk);output[8:0]out;input[8:0]data;inputload,reset,clk;reg[8:0]out;

always@(posedgeclk)//clk上升沿觸發(fā)begin

if(!reset)out=9'h000;//同步清零，低電平有效elseif(load)out=data;//同步預(yù)置

elseif(out>=212)out=9'h000;//計(jì)數(shù)最大值為212，超過清零elseout=out+1;//計(jì)數(shù)

endendmodule

程序說明：

該計(jì)數(shù)器為一個(gè)9位計(jì)數(shù)器，計(jì)數(shù)范圍0~212，具有同步同步置數(shù)和同步清零功能。時(shí)鐘的上升沿有效，當(dāng)clk信號(hào)的上升沿到來時(shí)，假使清零信號(hào)為0，則清零；若不為0，計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)至212處同步清零。4.畫出仿真電路圖：

圖1為同步置數(shù)、同步清零加法計(jì)數(shù)器的仿真電路圖

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loadout[7]~reg0PREDQout~[17..9]SELDATAADATABOUT09'h000--out~[26..18]SELDATAADATABOUT0out[8]~reg0PREDQclkENACLRMUX21ENAMUX21CLRout[8..0]out[6]~reg0PREDQ9'h001--ENACLRADDERA[8..0]B[8..0]Add0+out[5]~reg0PREDQENACLRout[4]~reg0PREDQE