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本文格式為Word版，下載可任意編輯——eda時(shí)序規(guī)律電路試驗(yàn)報(bào)告

實(shí)

驗(yàn)

報(bào)

告

姓名：吳克亮學(xué)號(hào)：班級(jí)：電氣一班1053305016

一、試驗(yàn)名稱(chēng)：組合規(guī)律電路設(shè)計(jì)

二、試驗(yàn)?zāi)康模?/p>

1、把握用VHDL語(yǔ)言和EPLD進(jìn)行組合規(guī)律電路的設(shè)計(jì)方

法。

2、加深對(duì)EPLD設(shè)計(jì)全過(guò)程的理解。

三、試驗(yàn)要求

學(xué)習(xí)常用組合規(guī)律的可綜合代碼的編寫(xiě),

學(xué)習(xí)VHDL語(yǔ)言的編程思想與調(diào)試方法，

學(xué)習(xí)通過(guò)定制LPM元件實(shí)現(xiàn)規(guī)律設(shè)計(jì)，

通過(guò)波形仿真設(shè)計(jì)的正確與否。

四、試驗(yàn)設(shè)備：

MAX+plus2

五、試驗(yàn)步驟：

1、采用文本編輯器輸入VHDL語(yǔ)言源程序，建立工程。

2、編譯。

3、仿真。

4、對(duì)芯片進(jìn)行編程。

5、根據(jù)管腳分派狀況連線。

試驗(yàn)程序：

LIDRARTIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYPAN4_5IS

PORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);

y:OUTSTD_LOGIC);

ENDPAN4_5;

ARCHITECTUREDEHAOFPAN4_5IS

SIGNALDATAIN:INTEGER;

BEGIN

DATA=CONV_INTEGER(D);

PROCESS

BEGIN

IF(DATAIN=5)THEN

Y='1';

ELSE

Y='0';

ENDPROCESS;

ENDDEHA;

編譯結(jié)果

編譯通過(guò)后進(jìn)行波形仿真

試驗(yàn)心得體會(huì)

做完EDA試驗(yàn)，我感到受益匪淺。這不僅使我了解了EDA的試驗(yàn)系統(tǒng)，學(xué)習(xí)了MAX+PLUSⅡ軟件的使用，把握了基本的電路設(shè)計(jì)流程、方法以及技巧，更加強(qiáng)了我對(duì)EDA設(shè)計(jì)的興趣。

在試驗(yàn)的過(guò)程中，老師又結(jié)合實(shí)際詳細(xì)的教了我們VHDL語(yǔ)言的基本指令及編程方法，教我們熟悉

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