第2章計(jì)算機(jī)邏輯部件

第二章計(jì)算機(jī)的部件2.1三種基本邏輯操作及布爾代數(shù)的基本公式2.2邏輯函數(shù)的化簡2.3邏輯門的實(shí)現(xiàn)2.4計(jì)算機(jī)中常見的組合邏輯電路2.5時序邏輯電路2.6陣列邏輯電路第一頁，共47頁。第一頁，共47頁。2.1三種基本邏輯操作及布爾代數(shù)的基本公式布爾代數(shù)的基本運(yùn)算定律布爾代數(shù)是以命題為對象，包含三種基本邏輯操作(與,或,非)的完整的代數(shù)學(xué)，它可以對命題進(jìn)行運(yùn)算，而運(yùn)算的基本依據(jù)是下列基本公式和規(guī)則：交換律：A＋B＝B＋A,A·B＝B·A結(jié)合律：A＋(B＋C)＝(A＋B)＋CA·(B·C)＝(A·B)·C分配律:A＋B·C＝(A＋B)·(A＋C)A·(B＋C)＝A·B＋A·C吸收律:A＋A·B＝A,A·(A＋B)＝A第二吸收律第二頁，共47頁。第二頁，共47頁。反演律（又稱摩根定律）:包含律:

重疊律:A＋A＝AA·A＝A互補(bǔ)律:0-1律:0＋A＝A1·A＝A0·A＝01＋A＝1這里，值得一提的是反演律即摩根定律，它常用于復(fù)雜邏輯函數(shù)的化簡操作中,我們可以用一句口訣“頭上切一刀，下面變個號”來幫助記憶。第三頁，共47頁。第三頁，共47頁。2.2邏輯函數(shù)的化簡代數(shù)化簡法例1如果原設(shè)計(jì)繼電器線路如圖2-8(a)所示，現(xiàn)用邏輯關(guān)系來化簡線路。第四頁，共47頁。第四頁，共47頁。ABABAB（a）(b)圖2-8用布爾代數(shù)化簡繼電器線路首先，把圖2-8(a)中觸點(diǎn)（如同開關(guān)）和燈的關(guān)系用布爾代數(shù)表達(dá)出來：Y＝(A＋A·B)·B其中，A和A是同一繼電器的常開與常閉觸點(diǎn)。一般我們把常開觸點(diǎn)認(rèn)定為變量A、B，則常閉觸點(diǎn)相應(yīng)為A、B。下面我們使用布爾代數(shù)知識進(jìn)行化簡：Y=(A＋AB)·B＝AB＋AB·B＝AB＋AB

＝AB第五頁，共47頁。第五頁，共47頁?？ㄖZ圖化簡法卡諾圖是圖形化的真值表。如果把各種輸入變量取值組合下的輸出函數(shù)值填入一種特殊的方格圖中，即可得到邏輯函數(shù)的卡諾圖?？ㄖZ圖就是將邏輯函數(shù)的最小項(xiàng)按一定規(guī)則排列而構(gòu)成的正方形或矩形的方格圖。圖中分成若干個小方格，每個小方格填入一個最小項(xiàng)，按一定的規(guī)則把小方格中所有的最小項(xiàng)進(jìn)行合并處理，就可得到最簡的邏輯函數(shù)表達(dá)式。在介紹該方法之前，說明一下最小項(xiàng)的基本概念。第六頁，共47頁。第六頁，共47頁。假設(shè)由3個變量A、B、C組成邏輯函數(shù)。這3個變量以組成許多乘積項(xiàng)，如下，其中有一類乘積項(xiàng)為這8個乘積項(xiàng)具有以下特點(diǎn)：每個乘積項(xiàng)包括3個變量；每個變量都以原變量（A,B,C）或反變量的形式在每個乘積項(xiàng)中出現(xiàn)且僅出現(xiàn)一次。這8個乘積項(xiàng)即是三變量函數(shù)的最小項(xiàng)。

第七頁，共47頁。第七頁，共47頁。推而廣之，對于有n個變量的邏輯函數(shù)，如果其與或表達(dá)式中的每個乘積項(xiàng)都包含n個因子;這n個因子分別為n個變量的原變量或反變量;每個變量在乘積項(xiàng)中出現(xiàn)且僅出現(xiàn)一次，這樣的乘積項(xiàng)就稱為邏輯函數(shù)的最小項(xiàng)。n個變量的邏輯函數(shù)，一共有2n個最小項(xiàng)。第八頁，共47頁。第八頁，共47頁。用卡諾圖化簡法求最簡與或表達(dá)式的步驟是：(1)畫出函數(shù)的卡諾圖；(2)合并最小項(xiàng)；(3)寫出最簡與或表達(dá)式。例1.9用卡諾圖化簡法求邏輯函數(shù)F(A,B,C)=∑（1,2,3,6,7)最簡與或表達(dá)式。解首先，畫出該函數(shù)的卡諾圖。對于函數(shù)F的標(biāo)準(zhǔn)與或表達(dá)式中出現(xiàn)的那些最小項(xiàng)，在該卡諾圖的對應(yīng)小方格中填上1，其余方格不填，結(jié)果如圖1.18所示。第九頁，共47頁。第九頁，共47頁。其次，合并最小項(xiàng)。把圖中相鄰且能夠合并在一起的1格圈在一個大圈中，如圖1.18所示。最后，寫出最簡與或表達(dá)式。對卡諾圖中所畫每一個圈進(jìn)行合并，保留相同的變量，去掉互反的變量。例如m1==001和m3=BC=011合并時，保留C，去掉互反的變量B、，得到其相應(yīng)的與項(xiàng)為；m2==010、m3=BC=011、m6=AB=110和m7=ABC=111合并時，保留B，去掉A、及C、，得到其相應(yīng)的與項(xiàng)為B。將這兩個與項(xiàng)相或，便得到最簡與或表達(dá)式：第十頁，共47頁。第十頁，共47頁。例1.11用卡諾圖化簡函數(shù)F(A,B,C,D)=解從表達(dá)式中可以看出它為四變量的邏輯函數(shù)，但是有的乘積項(xiàng)中缺少一個變量，不符合最小項(xiàng)的規(guī)定。因此，首先將每個乘積項(xiàng)中缺少的變量補(bǔ)上。因?yàn)?/p>

所以第十一頁，共47頁。第十一頁，共47頁。在用卡諾圖化簡時最關(guān)鍵的是畫圈這一步。化簡時應(yīng)注意以下幾個問題:(1)列出邏輯函數(shù)的最小項(xiàng)表達(dá)式，由最小項(xiàng)表達(dá)式確定變量的個數(shù)（如果最小項(xiàng)中缺少變量，應(yīng)按例1.11的方法補(bǔ)齊）。(2)畫出最小項(xiàng)表達(dá)式對應(yīng)的卡諾圖。(3)將卡諾圖中的1格畫圈，一個也不能漏圈，否則最后得到的表達(dá)式就會與所給函數(shù)不等；1格允許被一個以上的圈所包圍。第十二頁，共47頁。第十二頁，共47頁。(4)圈的個數(shù)應(yīng)盡可能地少。即在保證1格一個也不漏圈的前提下，圈的個數(shù)越少越好。因?yàn)橐粋€圈和一個與項(xiàng)相對應(yīng)，圈數(shù)越少，與或表達(dá)式的與項(xiàng)就越少。(5)按照2k個方格來組合即圈內(nèi)的1格數(shù)必須為1，2，4，8等），圈的面積越大越好。因?yàn)槿υ酱螅上サ淖兞烤驮蕉?，與項(xiàng)中的變量就越少。(6)每個圈應(yīng)至少包含一個新的1格，否則這個圈是多余的。圖1.21給出了一些畫圈的例子，供讀者參考。

最后還有一點(diǎn)要說明用卡諾圖化簡所得到的最簡與或式不是惟一的。第十三頁，共47頁。第十三頁，共47頁。圖1.20例1.11的卡諾圖

第十四頁，共47頁。第十四頁，共47頁。第十五頁，共47頁。第十五頁，共47頁。2.3邏輯門的實(shí)現(xiàn)“與”運(yùn)算和“與門”:X＝AandB或X＝A∧B

“或”運(yùn)算和“或門”:X＝AorB或X＝A∨B

“非”運(yùn)算和“非”門:X＝NotA

或X＝A注意:上述三種運(yùn)算中,“非”運(yùn)算的級別最高；“與”運(yùn)算次之；“或”運(yùn)算最低。第十六頁，共47頁。第十六頁，共47頁。2.4計(jì)算機(jī)中常見的組合邏輯電路加法器（半加器、全加器）課本P19半加器、全加器的邏輯表達(dá)式及邏輯圖（用異或門實(shí)現(xiàn)）超前進(jìn)位加法器(課本P19)第十七頁，共47頁。第十七頁，共47頁。加法單元iAiBiCi-1Ci∑i（本位操作數(shù)）（低位進(jìn)位）（本位進(jìn)位）（本位和）加法單元（全加器）1.加法單元的輸入和輸出一個輸入為1時，

∑i為1，Ci為0；兩個輸入為1時，

∑i為0，Ci為1；三個輸入為1時，

∑i為1，Ci為1。第十八頁，共47頁。第十八頁，共47頁。

全加器FAACiBSCo第十九頁，共47頁。第十九頁，共47頁。

串行加法器：第二十頁，共47頁。第二十頁，共47頁。

超前進(jìn)位加法器：為了提高加法器的工作速度，實(shí)現(xiàn)快速加法運(yùn)算，采用超前進(jìn)位加法器。

我們引入進(jìn)位傳遞函數(shù)Pi=Xi+Yi和進(jìn)位產(chǎn)生函數(shù)Gi=XiYi

C1=X1Y1+(X1+Y1)C0=G1+P1C0C2=X2Y2+(X2+Y2)C1=G2+P2C1=G2+P2G1+P2P1C0

C3=G3+P3G2+P3P2G1+P3P2P1C0

C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0第二十一頁，共47頁。第二十一頁，共47頁。第二十二頁，共47頁。第二十二頁，共47頁。算術(shù)邏輯單元ALU是一種組合邏輯電路，其基本結(jié)構(gòu)是超前進(jìn)位加法器。它是通過改變加法器的Gi＆Pi來獲得多種運(yùn)算能力SN74181型四位ALU中規(guī)模集成電路執(zhí)行16種算術(shù)運(yùn)算和16種邏輯運(yùn)算狀態(tài)控制端MM=H執(zhí)行邏輯運(yùn)算M=L執(zhí)行算術(shù)運(yùn)算S0~S3:運(yùn)算選擇控制端，決定執(zhí)行哪種算術(shù)運(yùn)算或邏輯運(yùn)算第二十三頁，共47頁。第二十三頁，共47頁。第二十四頁，共47頁。第二十四頁，共47頁。S0S1S2S3LLLLLLLHLLHLLLHHLHLLLHLHLHHLLHHHHLLLHLLHHLHLHLHHHHLLHHLHHHHLHHHHAA+BA?B“0”A?BBABA?BA+BABBA?B“1”A+BA+BAAA+BA+B減1A加(A?B)(A?B)加(A+B)A減B減1(A?B)減1A加(A?B)A加B(A?B)加(A+B)(A?B)減1A加AA加(A+B)A加(A+B)A減1A+1(A+B)加1(A+B)加1“0”A加(A?B)加1(A?B)加(A+B)加1A減BA?BA加(A?B)加1A加B加1(A?B)加(A+B)加1(A?B)A加A加1A加(A+B)加1A加(A+B)加1A正邏輯M=H邏輯運(yùn)算M=L算術(shù)運(yùn)算Cn=1Cn=0第二十五頁，共47頁。第二十五頁，共47頁。第二十六頁，共47頁。第二十六頁，共47頁。用四片74181電路可組成16位ALU。如下圖片內(nèi)進(jìn)位是快速的，但片間進(jìn)位是逐片傳遞的，因此總的形成時間還是是比較長的。

如果把16位ALU中的每四位作為一組，用類似位間快速進(jìn)位的方法來實(shí)現(xiàn)16位ALU（四片ALU組成），那么就能得到16位快速ALU。推導(dǎo)過程如下：圖2.10第二十七頁，共47頁。第二十七頁，共47頁。

與前面講過的一位的進(jìn)位產(chǎn)生函數(shù)Gi的定義相似，根據(jù)四位一組的進(jìn)位產(chǎn)生函數(shù)GN為“1”的條件，可以得到GN的表達(dá)式為：GN=G3+P3G2+P3P2G1+P3P2P1G0與前面講過的一位的進(jìn)位傳遞函數(shù)Pi的定義相似，根據(jù)四位一組的進(jìn)位傳遞函數(shù)PN為“1”的條件，可以得到PN的表達(dá)式為：

PN=P3P2P1P0把圖2.10各片的進(jìn)位分別命名為Cn+X、Cn+Y、Cn+Z(即C4C8C12)。根據(jù)式2.22~2.25的推導(dǎo)可將式中的G1,G2,G3和P1P2,P3分別換為GN0,GN1,GN2和PN0,PN1,PN2,把C0換以Cn,即可得Cn+X、Cn+Y、Cn+Z的表示式如下：Cn+X=GN0+PN0Cn=GN0+PN0Cn=GN0PN0+GN0Cn（2-33）第二十八頁，共47頁。第二十八頁，共47頁。

Cn+y=GN1+PN1GN0+PN1PN0Cn=GN1+PN1GN0+PN1PN0Cn

=GN1PN1+GN1GN0PN0+GN1GN0Cn（2-34）Cn+Z=GN2+PN2GN1+PN2PN1GN0+PN2PN1PN0Cn

=GN2+PN2GN1+PN2PN1GN0+PN2PN1PN0Cn（2-35）

=GN2PN2+GN1GN0PN1+GN2GN1GN0Pn0+GN2GN1GN0Cn

由2-33,2-34,2-35式可知，只要74181型ALU能提供輸出GN,

PN那么就可用3個與或非門和4片ALU相連，這樣就能實(shí)現(xiàn)16為快速ALU。實(shí)現(xiàn)2-33,2-34,2-35式的邏輯電路就成為超前進(jìn)位擴(kuò)展器（74182芯片），圖2-11使它的邏輯電路圖，圖中將Pni、GNi分別用Pi、Gi表示。圖中P、G輸出可用于把4組16位快速ALU擴(kuò)展成64位快速ALU。圖2-12畫出了用74181和74182芯片構(gòu)成的16位快速ALU。

第二十九頁，共47頁。第二十九頁，共47頁。圖2.11與7418型ALU連用的超前進(jìn)位產(chǎn)生電路

第三十頁，共47頁。第三十頁，共47頁。第三十一頁，共47頁。第三十一頁，共47頁。用兩個16位全先行進(jìn)位部件（74182）和八個74181可級連組成的32位ALU電路用四個16位全先行進(jìn)位部件（74182）和十六個74181可級連組成的64位ALU電路第三十二頁，共47頁。第三十二頁，共47頁。

由于集成器件的集成度的提高，允許更多位的ALU集成在一個芯片內(nèi)。例如AMD公司的AM29332為32位ALU,而在Intel公司的Pentium處理器中，32位ALU僅是芯片內(nèi)的一部分電路。盡管器件不同，但基本電路原理相似。第三十三頁，共47頁。第三十三頁，共47頁。2.4.3譯碼器

譯碼：把某組編碼翻譯為唯一的輸出，實(shí)際應(yīng)用中要用到的有地址譯碼器和指令譯碼器。譯碼器：有2—4譯碼器、3—8譯碼器（8選1譯碼器）和4—16譯碼器（即16選1譯碼器）等多種。書中介紹的是2—4譯碼器的組成及應(yīng)用例如：3—8譯碼器，即8選1譯碼器的輸入信號有三個：C、B、A（A為低位），三位二進(jìn)制數(shù)可組成8個不同數(shù)字，因此可分別選中輸出Y0到Y(jié)7的某一個輸出故稱為8選1譯碼器。在資料手冊中的型號為74138。第三十四頁，共47頁。第三十四頁，共47頁。Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA下圖分別為譯碼器引腳圖和輸入輸出真值表其中：G1、G2A、G2B為芯片選擇端，G1高電平有效，而G2A、G2B為低電平有效。輸入 輸出 CBAY7Y6Y5Y4Y3Y2Y1Y00000111100110011010101011111111011111101111101111110111111011111101111110111111174LS138第三十五頁，共47頁。第三十五頁，共47頁。2.4.4數(shù)據(jù)選擇器

邏輯功能是在地址選擇信號的控制下，從多路數(shù)據(jù)中選擇一種作為輸出信號。又稱多路開關(guān)或多路選擇器。以四選一選擇器為例：FD0D1D2D3A1A0地址A1A0輸出F00D001D110D211D3第三十六頁，共47頁。第三十六頁，共47頁。2.4.5數(shù)據(jù)分配器

數(shù)據(jù)傳輸過程中，常常需要將一路數(shù)據(jù)分配到多路裝置中指定的某一路中，執(zhí)行這種功能的電路叫數(shù)據(jù)分配器。下面以四路數(shù)據(jù)分配器為例進(jìn)行說明：DA1A0SW0W1W2W3A0A1DW00DW0=D01DW1=D10DW2=D11DW3=D第三十七頁，共47頁。第三十七頁，共47頁。2.5時序電路

2.5.1(1)D觸發(fā)器DSQCLKCLRQ輸入輸出SCLRCLKDQ0011000010XX101XX0電路符號：D為數(shù)據(jù)輸入端；CLK為時鐘信號；S為置位信號端；CLR復(fù)位信號端；Q為輸出信號端。D觸發(fā)器功能表：正跳變觸發(fā)有效。第三十八頁，共47頁。第三十八頁，共47頁。(2)、J-K觸發(fā)器輸入輸出SCLRCLKJKQ0000不變00101000100011翻轉(zhuǎn)01XXX010XXX1電路符號：

JK為控制輸入端；CLK為時鐘信號；S為置位信號端；CLR復(fù)位信號端；Q為輸出信號端。JSQCLKKCLRQ第三十九頁，共47頁。第三十九頁，共47頁。2.5.2-1寄存器計(jì)算機(jī)中常用部件，用于暫存二進(jìn)制信息。寄存器可由多個觸發(fā)器組成。每個觸發(fā)器存1Bit，N個觸發(fā)器儲存N位二進(jìn)制數(shù)據(jù)。下圖為由4個D觸發(fā)器組成的四位緩沖寄存器。

Q3D3CLKX3

Q2D2CLKX2

Q1D1CLKX1

Q0D0CLKX0控制端第四十頁，共47頁。第四十頁，共47頁。2.5.2-2移位寄存器移位寄存器不僅具有存儲數(shù)據(jù)的功能，而且還具有移位功能。所謂移位功能就是將移位寄存器中所存的數(shù)據(jù)，在移位脈沖信號的作用下，按要求逐次向左、右方進(jìn)行移動。從信號輸入上分有串行輸入和并行輸入從信號輸出上分有串行輸出和并行輸出下面以串行輸入并行右移位寄存器為例進(jìn)行說明：第四十一頁，共47頁。第四十一頁，共47頁。

X1X2X3X4移位脈沖CLKD1Q1F1CLKD2Q2F2CLKD3Q3F3CLKD4Q4F4CLK串行輸入信號DINDINCLKX1X2X3X4101101011010