數(shù)字電路與邏輯設(shè)計(jì)曹國清答案

數(shù)字電路與邏輯設(shè)計(jì)（曹國清）答案第一章數(shù)字邏輯習(xí)題1．1數(shù)字電路與數(shù)字信號1.1.2圖形代表的二進(jìn)制數(shù)1．1．4一周期性數(shù)字波形如圖題所示，試計(jì)算：（1）周期；（2）頻率；（3）占空比例MSBLSB0121112（ms）解：由于圖題所示為周期性數(shù)字波，所以兩個(gè)相鄰的上升沿之間連續(xù)的時(shí)間為周期，T=10ms頻率為周期的倒數(shù)，f=1/T=1/0.01s=100HZ占空比為高電平脈沖寬度與周期的比例，q=1ms/10ms*100%=10%2數(shù)制1.2.2將下列十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，八進(jìn)制數(shù)和十六進(jìn)制數(shù)（規(guī)定轉(zhuǎn)換誤差不大于42.（2）127（4）2.718解：（2）（127）D=-1=（10000000）B-1=（1111111）B=（177）O=（7F）H72（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H4二進(jìn)制代碼1.4.1將下列十進(jìn)制數(shù)轉(zhuǎn)換為8421BCD碼：（1）43（3）254.25解：（43）D=（01000011）BCD1.4.3試用十六進(jìn)制寫書下列字符繁榮ASCⅡ碼的表達(dá)：P28（1）+（2）@（3）you(4)43解：一方面查出每個(gè)字符所相應(yīng)的二進(jìn)制表達(dá)的ASCⅡ碼，然后將二進(jìn)制碼轉(zhuǎn)換為十六進(jìn)制數(shù)表達(dá)。（1）“+”的ASCⅡ碼為0101011，則（00101011）B=（2B）H（2）@的ASCⅡ碼為1000000,(01000000)B=(40)H(3)you的ASCⅡ碼為本1111001,1101111,1110101,相應(yīng)的十六進(jìn)制數(shù)分別為79,6F,75(4)43的ASCⅡ碼為0110100,0110011,相應(yīng)的十六緊張數(shù)分別為34,336邏輯函數(shù)及其表達(dá)方法1.6.1在圖題1.6.1中，已知輸入信號A，B`的波形，畫出各門電路輸出L的波形。解:(a)為與非，(b)為同或非，即異或第二章邏輯代數(shù)習(xí)題解答2.1.1用真值表證明下列恒等式(3)ABABAB⊕=+（A⊕B）=AB+AB解：真值表如下ABAB⊕ABABAB⊕AB+AB0001011011000010100001100111由最右邊2欄可知，與AB+AB的真值表完全相同。2.1.3用邏輯代數(shù)定律證明下列等式(3)()AABCACDCDEACDE++++=++解：()AABCACDCDE++++(1)ABCACDCDE=+++AACDCDE=++ACDCDE=++ACDE=++2.1.4用代數(shù)法化簡下列各式(3)()ABCBC+解：()ABCBC+()(ABCBC=+++ABACBBBCCBC=+++++(1ABCABB=++++ABC=+(6)()()()(ABABABAB++++解：()()()(ABABABAB++++()()ABABABAB=.+.+++BABAB=++ABB=+AB=+AB=(9)ABCDABDBCDABCBDBC++++解：ABCDABDBCDABCBDBC++++()(()()()ABCDDABDBCDCBACADCDBACADBACDABBCBD=++++=+++=+++=++=++2.1.7畫出實(shí)現(xiàn)下列邏輯表達(dá)式的邏輯電路圖，限使用非門和二輸入與非門(1)LABAC=+(2)()LDAC=+(3)()(LABCD=++2.2.2已知函數(shù)L（A，B，C，D）的卡諾圖如圖所示，試寫出函數(shù)L的最簡與或表達(dá)式解：(,,,)LABCDBCDBCDBCDABD=+++2.2.3用卡諾圖化簡下列個(gè)式（1）ABCDABCDABADABC++++解：ABCDABCDABADABC++++()()()()()ABCDABCDABCCDDADBBCCABCDD=+++++++++ABCDABCDABCDABCDABCDABCDABCD=++++++（6）(,,,)(0,2,4,6,9,13)(1,3,5,7,11,15)LABCDmd=+ΣΣ解：LAD=+（7）(,,,)(0,13,14,15)(1,2,3,9,10,11)LABCDmd=+ΣΣ解:LADACAB=++2.2.4已知邏輯函數(shù)LABBCCA=++，試用真值表,卡諾圖和邏輯圖（限用非門和與非門）表達(dá)解:1>由邏輯函數(shù)寫出真值表ABCL000000110101011110011011110111102>由真值表畫出卡諾圖3>由卡諾圖,得邏輯表達(dá)式LABBCAC=++用摩根定理將與或化為與非表達(dá)式LABBCACABBCAC=++=..4>由已知函數(shù)的與非-與非表達(dá)式畫出邏輯圖第三章習(xí)題3.1MOS邏輯門電路3.1.1根據(jù)表題3.1.1所列的三種邏輯門電路的技術(shù)參數(shù)，試選擇一種最合適工作在高噪聲環(huán)境下的門電路。表題3.1.1邏輯門電路的技術(shù)參數(shù)表(min)/OHVVVOL(max)/V(min)/IHVV(max)/ILVV邏輯門A2.40.420.8邏輯門B3.50.22.50.6邏輯門C4.20.23.20.8解：根據(jù)表題3.1.1所示邏輯門的參數(shù)，以及式（3.1.1）和式（3.1.2），計(jì)算出邏輯門A的高電平和低電平噪聲容限分別為：NHAV=—=2.4V—2V=0.4V(min)OHV(min)IHV(max)NLAV=—=0.8V—0.4V=0.4V(max)ILV(max)OLV同理分別求出邏輯門B和C的噪聲容限分別為:NHBV=1VNLBV=0.4VNHCV=1VNLCV=0.6V電路的噪聲容限愈大,其抗干擾能力愈強(qiáng),綜合考慮選擇邏輯門C3.1.3根據(jù)表題3.1.3所列的三種門電路的技術(shù)參數(shù),計(jì)算出它們的延時(shí)-功耗積,并擬定哪一種邏輯門性能最佳表題3.1.3邏輯門電路的技術(shù)參數(shù)表/pLHtn/pHLtn/DPmW邏輯門A11.216邏輯門B568邏輯門C10101解:延時(shí)-功耗積為傳輸延長時(shí)間與功耗的乘積,即DP=tpdPD根據(jù)上式可以計(jì)算出各邏輯門的延時(shí)-功耗分別為ADP=2PLHPHLtt+DP=(11.2)2ns+16mw=17.6*1210.J=17.6PJ同理得出:BDP=44PJCDP=10PJ,邏輯門的DP值愈小,表白它的特性愈好,所以邏輯門C的性能最佳.3.1.5為什么說74HC系列CMOS與非門在+5V電源工作時(shí),輸入端在以下四種接法下都屬于邏輯0:(1)輸入端接地;(2)輸入端接低于1.5V的電源;(3)輸入端接同類與非門的輸出低電壓0.1V;(4)輸入端接10kΩ的電阻到地.解:對于74HC系列CMOS門電路來說,輸出和輸入低電平的標(biāo)準(zhǔn)電壓值為:OLV=0.1V,ILV=1.5V,因此有:(1)=0<ViILV=1.5V,屬于邏輯門0(2)<1.5V=ViILV,屬于邏輯門0(3)<0.1<ViILV=1.5V,屬于邏輯門0(4)由于CMOS管的柵極電流非常小,通常小于1uA,在10kΩ電阻上產(chǎn)生的壓降小于10mV即Vi<0.01V<ILV=1.5V,故亦屬于邏輯0.3.1.7求圖題3.1.7所示電路的輸出邏輯表達(dá)式.解:圖解3.1.7所示電路中L1=AB,L2=BC,L3=D,L4實(shí)現(xiàn)與功能,即L4=L1L2L3,而L=..4LE..,所以輸出邏輯表達(dá)式為L=ABBCDE......3.1.9圖題3.1.9表達(dá)三態(tài)門作總線傳輸?shù)氖疽鈭D，圖中n個(gè)三態(tài)門的輸出接到數(shù)據(jù)傳輸總線，D1，D2，……Dn為數(shù)據(jù)輸入端，CS1，CS2……CSn為片選信號輸入端.試問:(1)CS信號如何進(jìn)行控制,以便數(shù)據(jù)D1,D2,……Dn通過該總線進(jìn)行正常傳輸;(2)CS信號能否有兩個(gè)或兩個(gè)以上同時(shí)有效?假如出現(xiàn)兩個(gè)或兩個(gè)以上有效,也許發(fā)生什么情況?(3)假如所有CS信號均無效,總線處在什么狀態(tài)?解:(1)根據(jù)圖解3.1.9可知,片選信號CS1，CS2……CSn為高電平有效,當(dāng)CSi=1時(shí)第i個(gè)三態(tài)門被選中,其輸入數(shù)據(jù)被送到數(shù)據(jù)傳輸總線上,根據(jù)數(shù)據(jù)傳輸?shù)乃俣?分時(shí)地給CS1，CS2……CSn端以正脈沖信號,使其相應(yīng)的三態(tài)門的輸出數(shù)據(jù)能分時(shí)地到達(dá)總線上.(2)CS信號不能有兩個(gè)或兩個(gè)以上同時(shí)有效,否則兩個(gè)不同的信號將在總線上發(fā)生沖突,即總線不能同時(shí)既為0又為1.(3)假如所有CS信號均無效,總線處在高阻狀態(tài).3.1.12試分析3.1.12所示的CMOS電路，說明它們的邏輯功能（A）（B）（C）（D）解：對于圖題3.1.12（a）所示的CMOS電路，當(dāng)EN=0時(shí)，和均導(dǎo)通，和構(gòu)成的反相器正常工作，L=2PT2NT1PT1NTA，當(dāng)EN=1時(shí)，和均截止，無論A為高電平還是低電平，輸出端均為高阻狀態(tài)，其真值表如表題解3.1.12所示，該電路是低電平使能三態(tài)非門，其表達(dá)符號如圖題解3.1.12（a）所示。2PT2NT圖題3.1.12（b）所示CMOS電路，EN=0時(shí)，導(dǎo)通，或非門打開，和構(gòu)成反相器正常工作，L=A；當(dāng)2PT1PT1NTEN=1時(shí)，截止，或非門輸出低電平，使截止，輸出端處在高阻狀態(tài)，該電路是低電平使能三態(tài)緩沖器，其表達(dá)符號如圖題解3.1.12（b）所示。2PT1NT同理可以分析圖題3.1.12（c）和圖題3.1.12（d）所示的CMOS電路，它們分別為高電平使能三態(tài)緩沖器和低電平使能三態(tài)非門，其表達(dá)符號分別如圖題3.1.12（c）和圖題3.1.12（d）所示。AL00101010高阻113.1.12（a）AL00001110高阻11高阻3.1.12（b）ENAL00高阻01高阻1001113.1.12（cAL00101010高阻11高阻3.1.12（d）3.2.2為什么說TTL與非門的輸入端在以下四種接法下，都屬于邏輯1：（1）輸入端懸空；（2）輸入端接高于2V的電源；（3）輸入端接同類與非門的輸出高電壓3.6V；（4）輸入端接10kΩ的電阻到地。解：（1）參見教材圖3.2.4電路，當(dāng)輸入端懸空時(shí)，T1管的集電結(jié)處在正偏，Vcc作用于T1的集電結(jié)和T2，T3管的發(fā)射結(jié)，使T2，T3飽和，使T2管的集電極電位Vc2=VcEs2+VBE3=0.2+0.7=0.9V，而T4管若要導(dǎo)通VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V，故T4截止。又因T3飽和導(dǎo)通，故與非門輸出為低電平，由上分析，與非門輸入懸空時(shí)相稱于輸入邏輯1。（2）當(dāng)與非門輸入端接高于2V的電源時(shí)，若T1管的發(fā)射結(jié)導(dǎo)通，則VBE1≥0.5V，T1管的基極電位VB≥2+C1=2.5V。而VB1≥2.1V時(shí)，將會使T1的集電結(jié)處在正偏，T2，T3處在飽和狀態(tài)，使T4截止，與非門輸出為低電平。故與非門輸出端接高于2V的電源時(shí)，相稱于輸入邏輯1。（3）與非門的輸入端接同類與非門的輸出高電平3.6V輸出時(shí)，若T1管導(dǎo)通，則VB1=3.6+0.5=4.1。而若VB1>2.1V時(shí)，將使T1的集電結(jié)正偏，T2，T3處在飽和狀態(tài)，這時(shí)VB1被鉗位在2.4V，即T1的發(fā)射結(jié)不也許處在導(dǎo)通狀態(tài)，而是處在反偏截止。由（1）（2），當(dāng)VB1≥2.1V，與非門輸出為低電平。（4）與非門輸入端接10kΩ的電阻到地時(shí)，教材圖3.2.8的與非門輸入端相稱于解3.2.2圖所示。這時(shí)輸入電壓為VI=(Vcc-VBE)=10（5-0.7）（10+4）=3.07V。若T1導(dǎo)通，則VBI=3.07+VBE=3.07+0.5=3.57V。但VBI是個(gè)不也許大于2.1V的。當(dāng)VBI=2.1V時(shí)，將使T1管的集電結(jié)正偏，T2，T3處在飽和，使VBI被鉗位在2.1V，因此，當(dāng)RI=10kΩ時(shí)，T1將處在截止?fàn)顟B(tài)，由（1）這時(shí)相稱于輸入端輸入高電平。3.2.3設(shè)有一個(gè)74LS04反相器驅(qū)動兩個(gè)74ALS04反相器和四個(gè)74LS04反相器。（1）問驅(qū)動門是否超載？（2）若超載，試提出一改善方案；若未超載，問還可增長幾個(gè)74LS04門？解：（1）根據(jù)題意，74LS04為驅(qū)動門，同時(shí)它有時(shí)負(fù)載門，負(fù)載門中尚有74LS04。從主教材附錄A查出74LS04和74ALS04的參數(shù)如下（不考慮符號）74LS04：=8mA,=0.4mA;=0.02mA.(max)OLI(max)OHI(max)IHI4個(gè)74LS04的輸入電流為：4=4(max)ILI×0.4mA=1.6mA,4=4(max)IHI×0.02mA=0.08mA2個(gè)74ALS04的輸入電流為：2=2(max)ILI×0.1mA=0.2mA,2=2(max)IHI×0.02mA=0.04mA。①拉電流負(fù)載情況下如圖題解3.2.3（a）所示，74LS04總的拉電流為兩部分，即4個(gè)74ALS04的高電平輸入電流的最大值4=0.08mA電流之和為0.08mA+0.04mA=0.12mA.而74LS04能提供0.4mA的拉電流，并不超載。(max)IHI②灌電流負(fù)載情況如圖題解3.2.3（b）所示，驅(qū)動門的總灌電流為1.6mA+0.2mA=1.8mA.而74LS04能提供8mA的灌電流，也未超載。（2）從上面分析計(jì)算可知，74LS04所驅(qū)動的兩類負(fù)載無論書灌電流還是拉電流均未超3.2.4圖題3.2.4所示為集電極門74LS03驅(qū)動5個(gè)CMOS邏輯門，已知OC門輸管截止時(shí)的漏電流=0.2mA；負(fù)載門的參數(shù)為：=4V,=1V,==1A試計(jì)算上拉電阻的值。從主教材附錄A查得74LS03的參數(shù)為：=2.7V，=0.5V，=8mA.根據(jù)式（3.1.6）形式（3.1.7）可以計(jì)算出上拉電阻的值。灌電流情況如圖題解3.2.4（a）所示，74LS03輸出為低電平，=5(min)OHV(max)OLV(max)OLI(ILtotalIILI=5×0.001mA=0.005mA,有=(min)pR(max)(max)()DDOLOLILtotalVVII..=(54)(80.005)VmA..≈0.56KΩ拉電流情況如圖題解3.2.4（b）所示，74LS03輸出為高電平，(IHtotalI=5IHI=50.001mA=0.005mA×由于<為了保證負(fù)載門的輸入高電平，取=4V有(min)OHV(min)IHV(min)OHV(max)PR=(min)()()DDHOLtotalIHtotalVVoII.+=(54)(0.20.005)VmA..=4.9KΩ綜上所述，PR的取值范圍為0.56Ω～4.9Ω3.6.7設(shè)計(jì)一發(fā)光二極管(LED)驅(qū)動電路,設(shè)LED的參數(shù)為FV=2.5V,DI=4.5Ma;若=5V,當(dāng)LED發(fā)亮?xí)r,電路的輸出為低電平,選出集成門電路的型號,并畫出電路圖.CCV解:設(shè)驅(qū)動電路如圖題解3.6.7所示,選用74LSO4作為驅(qū)動器件,它的輸出低電平電流=8mA,=0.5V,電路中的限流電阻(max)OLI(max)OLVR=(max)CCFOLDVVVI..=(52.50.5)4.5vmA..≈444Ω第四章組合邏輯習(xí)題解答4．1．2組合邏輯電路及輸入波形（A.B）如圖題4.1.2所示，試寫出輸出端的邏輯表達(dá)式并畫出輸出波形。412.bmp4121.bmp解：由邏輯電路寫出邏輯表達(dá)式LABABAB=+=..一方面將輸入波形分段，然后逐段畫出輸出波形。當(dāng)A.B信號相同時(shí)，輸出為1，不同時(shí)，輸出為0，得到輸出波形。如圖所示4122.bmp4．2．1試用2輸入與非門設(shè)計(jì)一個(gè)3輸入的組合邏輯電路。當(dāng)輸入的二進(jìn)制碼小于3時(shí)，輸出為0；輸入大于等于3時(shí)，輸出為1。解：根據(jù)組合邏輯的設(shè)計(jì)過程，一方面要擬定輸入輸出變量，列出真值表。由卡諾圖化簡得到最簡與或式，然后根據(jù)規(guī)定對表達(dá)式進(jìn)行變換，畫出邏輯圖1）設(shè)入變量為A.B.C輸出變量為L，根據(jù)題意列真值表ABCL000000100100011110011011110111112）由卡諾圖化簡，通過變換得到邏輯表達(dá)式4211.bmpLABCABC=+=3）用2輸入與非門實(shí)現(xiàn)上述邏輯表達(dá)式4212.bmp4．2．7某足球評委會由一位教練和三位球迷組成，對裁判員的判罰進(jìn)行表決。當(dāng)滿足以下條件時(shí)表達(dá)批準(zhǔn)；有三人或三人以上批準(zhǔn)，或者有兩人批準(zhǔn)，但其中一人是叫教練。試用2輸入與非門設(shè)計(jì)該表決電路。解：1）設(shè)一位教練和三位球迷分別用A和B.C.D表達(dá)，并且這些輸入變量為1時(shí)表達(dá)同意，為0時(shí)表達(dá)不批準(zhǔn)，輸出L表達(dá)表決結(jié)果。L為1時(shí)表達(dá)批準(zhǔn)判罰，為0時(shí)表達(dá)不批準(zhǔn)。由此列出真值表輸入輸出ABCDL000000001000100001100100001010011000111110000100111010110111110011101111101111112）由真值表畫卡諾圖427.bmp由卡諾圖化簡得L=AB+AC+AD+BCD由于規(guī)定只能用2輸入與非門，將上式變換為兩變量的與非——與非運(yùn)算式*******LABACADBCDABACADBCD==3）根據(jù)L的邏輯表達(dá)式畫出由2輸入與非門組成的邏輯電路4273.bmp4．3．3判斷圖所示電路在什么條件下產(chǎn)生競爭冒險(xiǎn)，如何修改電路能消除競爭冒險(xiǎn)?433.bmp解：根據(jù)電路圖寫出邏輯表達(dá)式并化簡得*LABBC=+當(dāng)A=0，C=1時(shí)，LBB=+有也許產(chǎn)生競爭冒險(xiǎn)，為消除也許產(chǎn)生的競爭冒險(xiǎn)，增長乘積項(xiàng)使AC，使*LABBCAC=++，修改后的電路如圖4332.bmp4.4.4試用74HC147設(shè)計(jì)鍵盤編碼電路，十個(gè)按鍵分別相應(yīng)十進(jìn)制數(shù)0～9，編碼器的輸出為8421BCD碼。規(guī)定按鍵9的優(yōu)先級別最高，并且有工作狀態(tài)標(biāo)志，以說明沒有按鍵按下和按鍵0按下兩種情況。解：真值表電路圖4.4.6用譯碼器74HC138和適當(dāng)?shù)倪壿嬮T實(shí)現(xiàn)函數(shù)F=.解：將函數(shù)式變換為最小項(xiàng)之和的形式F==將輸入變量A、B、C分別接入、、端，并將使能端接有效電平。由于74HC138是低電平有效輸出，所以將最小項(xiàng)變換為反函數(shù)的形式L=在譯碼器的輸出端加一個(gè)與非門，實(shí)現(xiàn)給定的組合函數(shù)。4.4.14七段顯示譯碼電路如圖題4．4．14（a）所示，相應(yīng)圖題4．4，14（b）所示輸人波形，試擬定顯示器顯示的字符序列解：當(dāng)LE=0時(shí)，圖題4，4。14（a）所示譯碼器能正常工作。所顯示的字符即為A2A2A1A所表達(dá)的十進(jìn)制數(shù)，顯示的字符序列為0、1、6、9、4。當(dāng)LE由0跳變1時(shí)，數(shù)字4被鎖存，所以連續(xù)顯示4。4.4.19試用4選1數(shù)據(jù)選擇器74HC153產(chǎn)生邏輯函數(shù).(,,)(1,2,6,7)LABCm=Σ解：74HC153的功能表如教材中表解4.4.19所示。根據(jù)表達(dá)式列出真值表如下。將變量A、B分別接入地址選擇輸入端、，變量C接入輸入端。從表中可以看出輸出L與變量C之間的關(guān)系，當(dāng)AB=00時(shí)，L＝C，因此數(shù)據(jù)端1S0S0I接C；當(dāng)AB=01時(shí)，L=,__C1I接；當(dāng)AB為10和11時(shí)，L分別為0和1，數(shù)據(jù)輸入端__C2I和3I分別接0和1。由此可得邏輯函數(shù)產(chǎn)生器，如圖解4.4.19所示。輸入輸出ABCL0000L=C00110101__LC=01101000010101101111114.4.21應(yīng)用74HC151實(shí)現(xiàn)如下邏輯函數(shù)。解：1.154mmmCBACBACBAF++=++=D1=D4=D5=1,其他=02.4，4．26試用數(shù)值比較器74HC85設(shè)計(jì)一個(gè)8421BCD碼有效性測試電路，當(dāng)輸人為8421BCD碼時(shí)，輸出為1，否則為0。解：測試電路如圖題解4．4．26所示，當(dāng)輸人的08421BCD碼小于1010時(shí)，F(xiàn)A＜B輸出為1，否則0為0。14．4．31由4位數(shù)加法器74HC283構(gòu)成的邏輯電路如圖題4。4．31所示，M和N為控制端，試分析該電路的功能。解：分析圖題4．4，31所示電路，根據(jù)MN的不同取值，擬定加法器74HC283的輸入端B3B2B1B0的值。當(dāng)MN＝00時(shí)，加法器74HC283的輸人端B3B2B1B0＝0000，則加法器的輸出為S＝I。當(dāng)MN＝01時(shí)，輸入端B3B2B1B0＝0010，加法器的輸出S＝I＋2。同理，可分析其他情況，如表題解4．4．31所示。該電路為可控制的加法電路。第六章習(xí)題答案6.1.6已知某時(shí)序電路的狀態(tài)表如表題6．1，6所示，輸人為A，試畫出它的狀態(tài)圖。假如電路的初始狀態(tài)在b，輸人信號A依次是0、1、0、1、1、1、1，試求其相應(yīng)的輸出。解：根據(jù)表題6。1．6所示的狀態(tài)表，可直接畫出與其相應(yīng)的狀態(tài)圖，如圖題解6．1。6（a）所示。當(dāng)從初態(tài)b開始，依次輸人0、1、0、1、1、1、1信號時(shí)，該時(shí)序電路將按圖題解6，1．6（b）所示的順序改變狀態(tài)，因而其相應(yīng)的輸出為1、0、1、0、1、0、1。6.2.1試分析圖題6。2．1（a）所示時(shí)序電路，畫出其狀態(tài)表和狀態(tài)圖。設(shè)電路的初始狀態(tài)為0，試畫出在圖題6．2．1（b）所示波形作用下，Q和z的波形圖。解：狀態(tài)方程和輸出方程：6.2.4分析圖題6．2。4所示電路，寫出它的激勵(lì)方程組、狀態(tài)方程組和輸出方程，畫出狀態(tài)表和狀態(tài)圖。解：激勵(lì)方程狀態(tài)方程輸出方程Z=AQ1Q0根據(jù)狀態(tài)方程組和輸出方程可列出狀態(tài)表，如表題解6．2．4所示，狀態(tài)圖如圖題解6。2．4所示。6.2.5分析圖題6．2．5所示同步時(shí)序電路，寫出各觸發(fā)器的激勵(lì)方程、電路的狀態(tài)方程組和輸出方程，畫出狀態(tài)表和狀態(tài)圖。解：激勵(lì)方程狀態(tài)方程輸出方程根據(jù)狀態(tài)方程組和輸出方程列出該電路的狀態(tài)表，如表題解6，2，5所示，狀態(tài)圖如圖題解6。2．5所示。6.3.1用JK觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序電路，狀態(tài)表如下解：所要設(shè)計(jì)的電路有4個(gè)狀態(tài)，需要用兩個(gè)JK觸發(fā)器實(shí)現(xiàn)。（1）列狀態(tài)轉(zhuǎn)換真值表和激勵(lì)表由表題6。3．1所示的狀態(tài)表和JK觸發(fā)器的激勵(lì)表，可列出狀態(tài)轉(zhuǎn)換真值表和對各觸發(fā)器的激勵(lì)信號，如表題解6．3。1所示。（2）求激勵(lì)方程組和輸出方程由表題解6．3．1畫出各觸發(fā)器J、K端和電路輸出端y的卡諾圖，如圖題解6．3．1（a）所示。從而，得到化簡的激勵(lì)方程組輸出方程Y=Q1Q0Q1Q0A由輸出方程和激勵(lì)方程話電路6.3.4試用下降沿出發(fā)的D觸發(fā)器設(shè)計(jì)一同步時(shí)序電路，狀態(tài)圖如6.3.4（a）,S0S1S2的編碼如6.3.4（a）解：圖題6．3。4（b）以卡諾圖方式表達(dá)出所規(guī)定的狀態(tài)編碼方案，即S0＝00，Si＝01，S2＝10，S3為無效狀態(tài)。電路需要兩個(gè)下降沿觸發(fā)的D觸發(fā)器實(shí)現(xiàn)，設(shè)兩個(gè)觸發(fā)器的輸出為Q1、Q0，輸人信號為A，輸出信號為Y（1）由狀態(tài)圖可直接列出狀態(tài)轉(zhuǎn)換真值表，如表題解6。3．4所示。無效狀態(tài)的次態(tài)可用無關(guān)項(xiàng)×表達(dá)。（2）畫出激勵(lì)信號和輸出信號的卡諾圖。根據(jù)D觸發(fā)器的特性方程，可由狀態(tài)轉(zhuǎn)換真值表直接畫出2個(gè)卡諾圖，如圖題解6．3。4（a）所示。｜（3）由卡諾圖得激勵(lì)方程輸出方程Y=AQ1（4）根據(jù)激勵(lì)方程組和輸出方程畫出邏輯電路圖，如圖題解6．3．4（b）所示。（5）檢查電路是否能自啟動。由D觸發(fā)器的特性方程Q＾←l＝D，可得圖題解6．3，4（b）所示電路的狀態(tài)方程組為代入無效狀態(tài)11，可得次態(tài)為00，輸出Y=1。如圖(c)6.5.1試畫出圖題⒍⒌1所示電路的輸出(Q3—Q0)波形，分析電路的邏輯功能。解：74HC194功能由S1S0控制00保持，01右移10左移11并行輸入當(dāng)啟動信號端輸人一低電平時(shí)，使S1=1，這時(shí)有S。＝Sl＝1，移位寄存器74HC194執(zhí)行并行輸人功能，Q3Q2Q1Q0＝D3D2D1D0＝1110。啟動信號撤消后，由于Q。＝0，經(jīng)兩級與非門后，使S1=0，這時(shí)有S1S0＝01，寄存器開始執(zhí)行右移操作。在移位過程中，由于Q3Q2、Q1、Q0中總有一個(gè)為0，因而可以維持S1S0=01狀態(tài)，使右移操作連續(xù)進(jìn)行下去。其移位情況如圖題解6，5，1所示。由圖題解6．5。1可知，該電路能按固定的時(shí)序輸出低電平脈沖，是一個(gè)四相時(shí)序脈沖產(chǎn)生電路。6.5.6試用上升沿觸發(fā)的D觸發(fā)器及門電路組成3位同步二進(jìn)制加1計(jì)數(shù)器；畫出邏輯圖解：3位二進(jìn)制計(jì)數(shù)器需要用3個(gè)觸發(fā)器。因是同步計(jì)數(shù)器，故各觸發(fā)器的CP端接同一時(shí)鐘脈沖源。（1）列出該計(jì)數(shù)器的狀態(tài)表和激勵(lì)表，如表題解6.5.6所示‘(2)用卡諾圖化簡，得激勵(lì)方程（3）畫出電路6.5.10用JK觸發(fā)器設(shè)計(jì)一個(gè)同步六進(jìn)制加1計(jì)數(shù)器解：需要3個(gè)觸發(fā)器（1）狀態(tài)表，激勵(lì)表（2）用卡諾圖化簡得激勵(lì)方程（3）畫出電路圖（4）檢查自啟動能力。當(dāng)計(jì)數(shù)器進(jìn)入無效狀態(tài)110時(shí)，在CP脈沖作用下，電路的狀態(tài)將按110→111－→000變化，計(jì)數(shù)器可以自啟動。6.5.15試用74HCT161設(shè)計(jì)一個(gè)計(jì)數(shù)器，其計(jì)數(shù)狀態(tài)為自然二進(jìn)制數(shù)1001～1111。解：由設(shè)計(jì)規(guī)定可知，74HCT161在計(jì)數(shù)過程中要跳過0000～1000九個(gè)狀態(tài)而保存1001～1111七個(gè)狀態(tài)。因此，可用“反饋量數(shù)法”實(shí)現(xiàn)：令74HCT161的數(shù)據(jù)輸人端D3D2D1D0＝1001，并將進(jìn)位信號TC經(jīng)反相器反相后加至并行置數(shù)使能端上。所設(shè)計(jì)的電路如圖題解6。5．15所示。161為異步清零，同步置數(shù)。6.5.18試分析電路，說明電路是幾進(jìn)制計(jì)數(shù)器解：兩片74HCT161級聯(lián)后，最多也許有162＝256個(gè)不同的狀態(tài)。而用“反饋置數(shù)法”構(gòu)成的圖題6．5。18所示電路中，數(shù)據(jù)輸人端所加的數(shù)據(jù)01010010，它所相應(yīng)的十進(jìn)制數(shù)是82，說明該電路在置數(shù)以后從01010010態(tài)開始計(jì)數(shù)，跳過了82個(gè)狀態(tài)。因此，該計(jì)數(shù)器的模M=255－82＝174，即一百七十四進(jìn)制計(jì)數(shù)器。6.5.19試用74HCT161構(gòu)成同步二十四一制計(jì)數(shù)器，規(guī)定采用兩種不同得方法。解：由于M=24，有16＜M＜256，所以要用兩片74HCT161。將兩芯片的CP端直接與計(jì)數(shù)脈沖相連，構(gòu)成同步電路，并將低位芯片的進(jìn)位信號連到高位芯片的計(jì)數(shù)使能端。用“反饋清零法”或“反饋置數(shù)法”跳過256－24＝232個(gè)多余狀態(tài)。反饋清零法：運(yùn)用74HCT161的“異步清零”功能，在第24個(gè)計(jì)數(shù)脈沖作用后，電路的輸出狀態(tài)為00011000時(shí)，將低位芯片的Q3及高位芯片的Q0信號經(jīng)與非門產(chǎn)生清零信號，輸出到兩芯片的異步清零端，使計(jì)數(shù)器從00000000狀態(tài)開始重新計(jì)數(shù)。其電路如圖題解6．5．19（a）所示。反饋置數(shù)法：運(yùn)