數(shù)字邏輯第七章

數(shù)字邏輯第七章第1頁，共109頁，2023年，2月20日，星期六PLD由邏輯單元、互連線單元、輸入/輸出單元組成，各單元的功能及相互連接關(guān)系都可經(jīng)編程設(shè)置。借助EDA（ElectronicDesignAutomation）工具軟件，PLD可為數(shù)字系統(tǒng)設(shè)計(jì)者提供靈活而強(qiáng)大的處理能力。PLD從早期的小規(guī)模PLD（PROM、PLA、PAL、GAL）發(fā)展起，現(xiàn)已發(fā)展成復(fù)雜的PLD（CPLD/FPGA）,其邏輯單元可達(dá)數(shù)百個(gè)、等效邏輯門數(shù)十萬個(gè)、片內(nèi)信號(hào)傳輸延時(shí)在ns數(shù)量級(jí)。PLD的目前發(fā)展方向之一是將CPU、存儲(chǔ)器、邏輯單元乃至模擬部件集成在一塊芯片以構(gòu)成系統(tǒng)級(jí)PLD(SoPC)，使用戶通過編程可實(shí)現(xiàn)更綜合、更大規(guī)模的系統(tǒng)。第2頁，共109頁，2023年，2月20日，星期六7．1 ROM (ReadOnlyMemory:只讀存儲(chǔ)器)7.1.1 ROM可作為一種PLD器件ROM是計(jì)算機(jī)中的重要部件，通常用于存儲(chǔ)固定信息。ROM中的存儲(chǔ)信息在芯片掉電后一般能繼續(xù)保存。ROM存儲(chǔ)的信息在其工作時(shí)只能被讀出，不能被改寫。ROM由若干存儲(chǔ)單元（字）組成，每一單元存儲(chǔ)了m個(gè)二進(jìn)制位（例如8位）。輸入給ROM的為n條地址線（例如10條），地址線經(jīng)地址譯碼器給出2n條字線，每條字線(Wi)尋址一個(gè)存儲(chǔ)單元。被尋址的存儲(chǔ)單元通過m條位線（Dj）將存儲(chǔ)的0、1信息送出ROM。第3頁，共109頁，2023年，2月20日，星期六第4頁，共109頁，2023年，2月20日，星期六圖表達(dá)了一個(gè)n=2、m=4的CMOS-ROM的結(jié)構(gòu)。圖中可見2n＝4個(gè)存儲(chǔ)單元中存儲(chǔ)的1、0信息和MOS管的有、無的對(duì)應(yīng)關(guān)系。ROM中存儲(chǔ)的信息可由制造廠家一次性制作進(jìn)去，也可由用戶寫入，后者稱為PROM

（ProgrammableROM）

圖CMOS-ROM的結(jié)構(gòu)示例第5頁，共109頁，2023年，2月20日，星期六ROM中的地址譯碼器用2n條輸出字線表達(dá)n位地址線上變量的編碼，譯碼的規(guī)則是每條字線（Wi）對(duì)應(yīng)n位地址變量的一個(gè)最小項(xiàng)（n位地址變量的與運(yùn)算乘積項(xiàng)）。ROM的地址譯碼器是一個(gè)與運(yùn)算陣列，它給出n位地址變量的全部最小項(xiàng)（Wi

，i=0～2n-1）。在任何時(shí)刻，各Wi中必有一個(gè)、只有一個(gè)有效。這個(gè)與運(yùn)算陣列在ROM中是固定制備的。第6頁，共109頁，2023年，2月20日，星期六由圖可見，各存儲(chǔ)單元中具有相同位權(quán)的存儲(chǔ)MOS管的漏極輸出連接在同一條輸出數(shù)據(jù)線（位線Dj）上。由于同一時(shí)刻只可能有一條字線（Wi）有效，因而同一位線上的各存儲(chǔ)位呈或運(yùn)算關(guān)系。由于ROM存儲(chǔ)的0、1信息可根據(jù)需要制作進(jìn)入或由用戶寫入，因而說ROM中的存儲(chǔ)矩陣是一個(gè)可編程的或運(yùn)算陣列。D0=W0﹒1+W1﹒0+W2﹒0+W3﹒1D1=W0﹒1+W1﹒1+W2﹒0+W3﹒1D2=W0﹒1+W1﹒0+W2﹒1+W3﹒0D3=W0﹒0+W1﹒1+W2﹒1+W3﹒0（7.1.2）第7頁，共109頁，2023年，2月20日，星期六從以上分析可見，ROM是一種與運(yùn)算固定，或運(yùn)算可編程的器件，可作為PLD用于實(shí)現(xiàn)n個(gè)輸入變量的多輸出（最多m個(gè)）組合函數(shù)。在實(shí)現(xiàn)組合函數(shù)時(shí)，將函數(shù)式整理為最小項(xiàng)表達(dá)式并由此決定ROM存儲(chǔ)單元的內(nèi)容，將函數(shù)變量輸入到ROM的地址線，由ROM的每條數(shù)據(jù)線得到一個(gè)函數(shù)輸出。第8頁，共109頁，2023年，2月20日，星期六[例7.1.1]用ROM實(shí)現(xiàn)四位自然二進(jìn)制碼到循環(huán)碼的轉(zhuǎn)換電路。解：四位二進(jìn)制碼A3A2A1A0與循環(huán)碼D3D2D1D0的轉(zhuǎn)換真值表如表7.1.1。

二進(jìn)制碼循環(huán)碼A3A2A1A0D1D2D1D0000

0000

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0第9頁，共109頁，2023年，2月20日，星期六二進(jìn)制碼A

B

C

D循環(huán)碼W

X

Y

Z0000000100100011010001010110011110001001101010111100110111101111000000010011001001100111010101001100110111111110101010111001100001326754ChDhFhEhAhBh98A3A2

A1A0ROM的地址線D3D2D1D0ROM的數(shù)據(jù)線ROM存儲(chǔ)單元的內(nèi)容第10頁，共109頁，2023年，2月20日，星期六由表7.1.1可得由A3～A0的最小項(xiàng)序號(hào)表達(dá)的D3～D0的邏輯關(guān)系式(7.3)?？捎?位地址、4位數(shù)據(jù)的ROM實(shí)現(xiàn)此轉(zhuǎn)換的電路。將二進(jìn)制碼A3A2A1A0連接ROM的地址線，由ROM的輸出數(shù)據(jù)線得到循環(huán)碼D3D2D1D0。由表7.1可得到ROM各存儲(chǔ)單元的存儲(chǔ)信息，再結(jié)合式(7.1.3)可得到類似圖7.1.1的CMOS-ROM的結(jié)構(gòu)。D0=∑m(1，2，5，6，9，10，13，14)D1=∑m(2，3，4，5，10，11，12，13)D2=∑m(4，5，6，7，8，9，10，11)D3=∑m(8，9，10，11，12，13，14，15）第11頁，共109頁，2023年，2月20日，星期六表示方便，通常用陣列圖描述可編程邏輯器件（PLD）的結(jié)構(gòu)和編程信息。圖7.1.2為陣列圖中邏輯門的畫法和連接關(guān)系。圖7.1.3為例7.1.1中實(shí)現(xiàn)四位二進(jìn)制碼到循環(huán)碼轉(zhuǎn)換功能的ROM的陣列圖。圖7.1.2PLD陣列圖中的邏輯門及連接關(guān)系圖7.1.3實(shí)現(xiàn)二進(jìn)制碼到循環(huán)碼轉(zhuǎn)換的ROM的陣列圖第12頁，共109頁，2023年，2月20日，星期六7.1.2 ROM的種類（1）熔絲型和反熔絲型PROM熔絲型和反熔絲型PROM是一次編程性ROM，數(shù)據(jù)一經(jīng)寫入便不能更改。圖7.1.4為雙極型晶體管熔絲PROM的結(jié)構(gòu)示意。在PROM出廠時(shí)，多發(fā)射極晶體管的各發(fā)射極所連的熔絲呈連接狀態(tài)，相當(dāng)于各存儲(chǔ)位存儲(chǔ)數(shù)據(jù)“1”。在寫入信息時(shí)，對(duì)需要寫“0”的位控制其晶體管發(fā)射極使其流過較大的電流，使與發(fā)射極連接的熔斷絲燒斷。第13頁，共109頁，2023年，2月20日，星期六圖7.1.5為反熔絲的結(jié)構(gòu)示意。反熔絲相當(dāng)于生長在n＋擴(kuò)散層和多晶硅（兩個(gè)導(dǎo)電材料層）之間的介質(zhì)層，這一介質(zhì)層在器件出廠時(shí)呈現(xiàn)很高的電阻，使兩個(gè)導(dǎo)電層間絕緣。當(dāng)編程需要連接兩個(gè)導(dǎo)電層時(shí)，在介質(zhì)層施加高脈沖電壓（18V）使其被擊穿，使兩個(gè)導(dǎo)電層連通。連通電阻小于1KΩ。反熔絲占用的硅片面積較小，適宜做高集成度可編程器件中的編程單元。圖7.1.5 反熔絲的結(jié)構(gòu)示意第14頁，共109頁，2023年，2月20日，星期六

（2）EPROM(ErasablePROM可改寫PROM)EPROM可經(jīng)紫外線照射擦除所存儲(chǔ)的數(shù)據(jù)，擦除后可再次寫入，因而又稱為UV－EPROM（UltraVioletEPROM）。EPROM中的關(guān)鍵器件是浮柵MOS晶體管，圖7.1.6為疊柵式浮柵MOS管示意圖。浮柵MOS管中的柵極G1埋在SiO2絕緣層中沒有引出線，稱之為浮柵。第二柵極G2有引出線。圖7.1.6 EPROM中的浮柵MOS管第15頁，共109頁，2023年，2月20日，星期六編程寫入時(shí)，在D、S加施足夠大的脈沖正電壓，使PN結(jié)出現(xiàn)雪崩擊穿而產(chǎn)生許多高能量的電子。同時(shí)在G2加正電壓使溝道中的電子在電場(chǎng)的作用下可穿過氧化層注入到浮柵G1。由于G1埋在絕緣層中沒有放電通路，在脈沖正電壓結(jié)束后，積累在G1浮柵的負(fù)電荷可長期保留。G1上積累的負(fù)電荷使MOS管的開啟電壓（VTH）變得較高，使得在G2加高電平時(shí)，MOS管也不能導(dǎo)通，這相當(dāng)于在管上存儲(chǔ)了數(shù)據(jù)“0”。而當(dāng)G1上沒有電子積累時(shí)，管的開啟電壓較低，在G2施加高電平時(shí)，管可以導(dǎo)通，相當(dāng)于存儲(chǔ)數(shù)據(jù)“1”。

第16頁，共109頁，2023年，2月20日，星期六圖7.1.7為EPROM中的位存儲(chǔ)位單元。當(dāng)讀取該存儲(chǔ)位時(shí)，字線x、y由地址譯碼器置高電平。當(dāng)需要改寫EPROM中的存儲(chǔ)內(nèi)容時(shí)，需要先擦除原存儲(chǔ)內(nèi)容。用紫外線透過芯片表面的透明窗照射浮柵G1（照射需數(shù)分鐘），使浮柵上的負(fù)電荷獲得足夠的能量穿過絕緣層回到襯底，使EPROM中所有存儲(chǔ)位回到存“1”狀態(tài)。此后就可對(duì)EPROM再次寫入。圖7.1.7 EPROM中的位存儲(chǔ)單元第17頁，共109頁，2023年，2月20日，星期六（3）EEPROM（ElectricalErasablePROM可電擦除PROM）EEPROM使用電信號(hào)完成擦改工作，無需紫外線照射。這給使用者帶來了方便，也給ISP（InSystemProgrammability在系統(tǒng)編程）建立了基礎(chǔ)。EEPROM的結(jié)構(gòu)可類比EPROM。EEPROM的浮柵MOS晶體管如圖7.1.8所示。

圖7.1.8 EEPROM中的浮柵MOS管第18頁，共109頁，2023年，2月20日，星期六管中的浮柵G1有一區(qū)域與襯底間的氧化層極?。?0～15nm）,可產(chǎn)生隧道效應(yīng)。當(dāng)在G2柵極加脈沖正電壓時(shí)，隧道效應(yīng)使電子由襯底注入浮柵G1。脈沖正電壓結(jié)束后，注入G1的負(fù)電荷由于沒有放電通路而保留在浮柵上，使MOS管的開啟電壓變高。

第19頁，共109頁，2023年，2月20日，星期六圖7.1.9為EEPROM中的一個(gè)位存儲(chǔ)單元。當(dāng)浮柵管T2的G1有負(fù)電荷積累時(shí)，T2管不導(dǎo)通，位存儲(chǔ)單元相當(dāng)于存儲(chǔ)了數(shù)據(jù)“1”。EEPROM出廠時(shí)，各位存儲(chǔ)單元均為“1”存儲(chǔ)狀態(tài)，當(dāng)需要在某位寫“0”時(shí)，使柵極G2接地，在漏極施加脈沖正電壓使G1上的負(fù)電荷由于隧道效應(yīng)回到襯底。圖7.1.9 EEPROM中的位存儲(chǔ)單元第20頁，共109頁，2023年，2月20日，星期六（4）FlashMemory（閃速存儲(chǔ)器）閃速存儲(chǔ)器的結(jié)構(gòu)與EPROM、EEPROM相似，也為雙柵極MOS管結(jié)構(gòu)。兩個(gè)柵極為控制柵和浮置柵。閃速存儲(chǔ)器的隧道氧化物層較EEPROM的更薄。閃速存儲(chǔ)器的擦除方法與EEPROM類似，利用“隧道效應(yīng)”（FN隧道效應(yīng)）。而編程方法有FN隧道效應(yīng)法和CHE法兩類，后者與EPROM類似，為一種“溝道熱電子注入技術(shù)”。閃速存儲(chǔ)器的結(jié)構(gòu)和制作工藝可使它的集成度更高。在編程和擦除時(shí)，閃速存儲(chǔ)器可一次對(duì)多個(gè)存儲(chǔ)單元同時(shí)完成，因而閃速存儲(chǔ)器的存取速率比EPROM、EEPROM快。閃速存儲(chǔ)器的這些優(yōu)點(diǎn)使它獲得了快速的發(fā)展。第21頁，共109頁，2023年，2月20日，星期六（5）FRAM（鐵電存儲(chǔ)器）FRAM是近年新發(fā)展起來的存儲(chǔ)器件。它的核心技術(shù)是鐵電晶體材料。當(dāng)鐵電晶體材料置于電場(chǎng)中，晶陣中的每個(gè)自由浮動(dòng)的中心原子會(huì)沿著電場(chǎng)方向運(yùn)動(dòng)，從一種穩(wěn)定狀態(tài)到達(dá)另一種穩(wěn)定狀態(tài)。在電場(chǎng)作用下的這種穩(wěn)定狀態(tài)只有兩個(gè)?？捎靡粋€(gè)來記憶邏輯０，另一個(gè)記憶邏輯１。中心原子的穩(wěn)定狀態(tài)在電場(chǎng)撤消后可長期保留，常溫中可達(dá)一百年以上。鐵電晶體材料的這一特性特別適用于ROM。第22頁，共109頁，2023年，2月20日，星期六由于鐵電晶體單元在存儲(chǔ)狀態(tài)改變時(shí)的物理過程中沒有任何原子碰撞，F(xiàn)RAM的寫入速率可比EPROM類（EPROM、EEPROM、FlashMemery）快得多，在μs數(shù)量級(jí)。而后者通常在ms數(shù)量級(jí)。另一方面，F(xiàn)RAM寫入功耗也比EPROM類的低得多，典型值上是EEPROM的2,500分之一。FRAM的寫入次數(shù)壽命也比EPROM類的高得多，一般EEPROM類的寫入次數(shù)壽命在十萬到一百萬次之間，而FRAM已見有一億個(gè)億次的寫入壽命的報(bào)道。第23頁，共109頁，2023年，2月20日，星期六7．2 PLA、PAL、GAL7.2.1 PLA（ProgrammableLogicArray）PROM產(chǎn)生輸入變量的全部最小項(xiàng)。但多數(shù)組合邏輯函數(shù)并不需要使用到全部最小項(xiàng)，因而用PROM實(shí)現(xiàn)組合邏輯時(shí)的芯片面積使用效率不是很高，特別是在多輸入變量的情況。PLA（可編程邏輯陣列）中的與陣列、或陣列均可被編程。第24頁，共109頁，2023年，2月20日，星期六圖7.2.1為2×2PLA的陣列圖。與陣列和或陣列中每條線的交點(diǎn)均可由編程決定連接或不連接?？梢奝LA的與陣列并不固定產(chǎn)生輸入變量的全部最小項(xiàng)，其芯片面積使用效率高于PROM。圖7.2.1 2×2PLA第25頁，共109頁，2023年，2月20日，星期六由于PLA的與陣列、或陣列的連接需要編程，在用PLA實(shí)現(xiàn)組合邏輯函數(shù)時(shí)，需要將函數(shù)表達(dá)式化簡為最簡與或式，多輸出情況時(shí)，也要盡量利用公共的乘積項(xiàng)。這些優(yōu)化設(shè)計(jì)使得EDA綜合器中的軟件算法較為復(fù)雜。另外，由于在結(jié)構(gòu)上需保證與陣列或陣列均可被編程，PLA器件的運(yùn)行速度也受到了一定的限制。第26頁，共109頁，2023年，2月20日，星期六7.2.2 PAL （ProgrammableArrayLogic）與PLA相比較，PAL（可編程陣列邏輯）有著以下主要特點(diǎn)：①

與陣列可編程，或陣列固定。圖7.2.2為2×2PAL中組合邏輯部分的陣列圖，其中的或陣列用輸入端數(shù)目固定的或門表示。②

器件中增加了觸發(fā)器，使PAL可實(shí)現(xiàn)時(shí)序邏輯。圖7.2.2 2×2PAL第27頁，共109頁，2023年，2月20日，星期六7.2.3 GAL（GenericArrayLogic）80年代在PAL基礎(chǔ)上發(fā)展的GAL（通用陣列邏輯）有著以下主要特點(diǎn)：首次在PLD上采用了EEPROM工藝，使得PLD具有了電可擦除并可重復(fù)編程的性能。沿用了PAL的“與陣列可編程，或陣列固定”的結(jié)構(gòu)特征，在I/O部分增加了輸出邏輯宏單元（OLMC），改進(jìn)了器件的功能，增加了編程設(shè)置的靈活性。第28頁，共109頁，2023年，2月20日，星期六GAL16V8器件的結(jié)構(gòu)圖。第29頁，共109頁，2023年，2月20日，星期六

（1）邏輯陣列圖7.2.3中畫出了與陣列，或陣列（或門）。與陣列中的每個(gè)與門可實(shí)現(xiàn)一個(gè)乘積項(xiàng)，送入每個(gè)OLMC中或門的各有8個(gè)乘積項(xiàng)。每個(gè)乘積項(xiàng)中的變量可選自32個(gè)信號(hào)（8＋8個(gè)輸入原變量、反變量、8＋8個(gè)反饋原變量、反變量）。由7.2.3可見每個(gè)OLMC向與陣列反饋回一個(gè)信號(hào)，這個(gè)反饋信號(hào)可來自三個(gè)信號(hào)：OLMC的輸出信號(hào)、相鄰OLMC的輸出信號(hào)、I/O引腳來的外輸入信號(hào)。反饋信號(hào)可以增加一個(gè)OLMC實(shí)現(xiàn)組合函數(shù)中的乘積項(xiàng)的個(gè)數(shù)，也可以增加一個(gè)乘積項(xiàng)中變量的個(gè)數(shù)。在OLMC構(gòu)成時(shí)序邏輯電路時(shí)反饋也是必要的。引腳I/CLK、I/OE經(jīng)編程可以作為一般輸入端引腳，也可為各OLMC提供全局時(shí)鐘(CLK)和輸出使能(OE)信號(hào)。第30頁，共109頁，2023年，2月20日，星期六（2）OLMC（OutputLogicMacroCell）圖7.2.4為GAL16V8中的輸出邏輯宏單元（OLMC）的邏輯圖。其中，8輸入或門完成或運(yùn)算，異或門起著可編程控非門的作用。D觸發(fā)器使GAL有了時(shí)序邏輯功能，其時(shí)鐘用全局時(shí)鐘（CLK）。圖7.2.4 GAL16V8的OLMC的邏輯圖第31頁，共109頁，2023年，2月20日，星期六第32頁，共109頁，2023年，2月20日，星期六對(duì)OLMC的編程配置主要是通過四個(gè)選擇器進(jìn)行的。其中，選擇器TSMUX為輸出緩沖門選取控制信號(hào)；PTMUX決定由與陣列來的第8個(gè)乘積項(xiàng)是否可作為輸出緩沖器的控制信號(hào)；OMUX決定是否使用D觸發(fā)器，當(dāng)選擇組合邏輯電路的結(jié)果直送輸出時(shí)不使用D觸發(fā)器，但D觸發(fā)器也不能另作它用。這一缺點(diǎn)在后發(fā)展的EPLD、CPLD、FPGA中有了改進(jìn)。選擇器FMUX選取反饋信號(hào)，反饋信號(hào)可來自本OLMC（序號(hào)為n），也可來自相鄰OLMC（序號(hào)為m，由圖7.2.4，m=n+1或n-1）的輸出，也可來自I/O引腳的輸入信號(hào)或選擇無反饋。AC0、AC1(n)、AC1(m)決定著各選擇器的選通連向。AC0、AC1(n)、AC1(m)為GAL控制字中的信息位（還有其它信息位）。使用者通過編譯工具（如ABEL3.0）將編程信息寫入GAL的控制字。第33頁，共109頁，2023年，2月20日，星期六OLMC有5種工作模式。圖7.2.5(a)、(b)分別為其中的時(shí)序輸出模式和組合I/O模式。圖7.2.5第34頁，共109頁，2023年，2月20日，星期六7．3EPLD（ErasablePLD：可擦除的可編程邏輯器件）7.3.1 MAX7000系列的系統(tǒng)結(jié)構(gòu)MAX7000系列PLD采用0.8μmCMOSEEPROM技術(shù)制造，有600～5000個(gè)可用門。引腳到引腳的信號(hào)延時(shí)為6ns，計(jì)數(shù)器最高工作速度為151.5MHz。圖7.3.1為MAX7000E/S器件的結(jié)構(gòu)框圖。第35頁，共109頁，2023年，2月20日，星期六圖7.3.1MAX7000的結(jié)構(gòu)框圖第36頁，共109頁，2023年，2月20日，星期六MAX7000系列器件由以下幾個(gè)基本部分組成：邏輯陣列塊（LAB）、宏單元（MC）、輸入/輸出控制塊（I/O控制塊）、可編程連線陣列（PIA）、擴(kuò)展乘積項(xiàng)、專用輸入線（4個(gè)）。4個(gè)專用輸入端可作為全局時(shí)鐘（CLK）、清除（CLR）、輸出使能（OE）信號(hào)，它們是為MC和I/O控制塊提供的高速控制信號(hào)。各LAB之間通過PIA（ProgrammableInterconnectionArray）互連。信號(hào)經(jīng)PIA傳輸后增加一個(gè)傳輸延時(shí)tPIA

。對(duì)一確定型號(hào)的EPLD，tPIA是一個(gè)固定值，不因信號(hào)在PIA中的路徑不同而改變。這是EPLD/CPLD類PLD器件的優(yōu)點(diǎn)。第37頁，共109頁，2023年，2月20日，星期六7.3.2 MAX7000系列的LAB和MCMAX7000系列中的各個(gè)型號(hào)可分別提供2～16個(gè)邏輯陣列塊（LAB），每個(gè)LAB中有16個(gè)宏單元（MC），分為兩組，每組8個(gè)。MC主要由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器組成。圖7.3.2為MC的結(jié)構(gòu)圖。第38頁，共109頁，2023年，2月20日，星期六圖7.3.2MAX7000系列中宏單元（MC）的結(jié)構(gòu)框圖第39頁，共109頁，2023年，2月20日，星期六邏輯陣列和乘積項(xiàng)選擇矩陣邏輯陣列實(shí)現(xiàn)“與運(yùn)算”，圖7.3.2中每個(gè)與門實(shí)現(xiàn)一個(gè)乘積項(xiàng)，每個(gè)乘積項(xiàng)的變量可選自從PIA來的36個(gè)信號(hào)以及從本LAB來的16個(gè)共享擴(kuò)展項(xiàng)信號(hào)。由邏輯陣列本身可實(shí)現(xiàn)5個(gè)乘積項(xiàng)，但使用擴(kuò)展乘積項(xiàng)后可使一個(gè)MC實(shí)現(xiàn)多至20個(gè)的乘積項(xiàng)。乘積項(xiàng)選擇矩陣選取乘積項(xiàng)送入或門及異或門以構(gòu)成組合邏輯函數(shù)。后接的可編程觸發(fā)器的置位（PRN）、清除（CLRN）、時(shí)鐘(CLK)、時(shí)鐘使能（ENA）信號(hào)也可由乘積項(xiàng)選擇矩陣從乘積項(xiàng)中選取。第40頁，共109頁，2023年，2月20日，星期六2、可編程觸發(fā)器可編程觸發(fā)器可被設(shè)置實(shí)現(xiàn)D、JK、T、RS觸發(fā)器的功能。觸發(fā)器的時(shí)鐘工作方式可有三種：①選自全局時(shí)鐘（GCLK1、GCLK2）。這種方式的工作速度最快。②帶有時(shí)鐘使能控制的全局時(shí)鐘。時(shí)鐘使能信號(hào)來自乘積項(xiàng)。③時(shí)鐘來自某一乘積項(xiàng)。第41頁，共109頁，2023年，2月20日，星期六觸發(fā)器的置位（PRN）、清除（CLRN）均為異步方式。它們可選自乘積項(xiàng)，清除信號(hào)也可選自全局清除信號(hào)。觸發(fā)器的輸入信號(hào)可來自組合邏輯部分（由乘積項(xiàng)選擇矩陣決定），也可直接來自I/O引腳。來自I/O引腳時(shí)，可使器件的輸入建立時(shí)間很短（3ns）。此時(shí)的可編程觸發(fā)器可作為寄存器快速捕獲輸入信號(hào)。觸發(fā)器也可根據(jù)需要被旁路掉，由組合邏輯部分直送MC的輸出。第42頁，共109頁，2023年，2月20日，星期六3、擴(kuò)展乘積項(xiàng)使用擴(kuò)展乘積項(xiàng)可增加MC的邏輯功能。有兩種擴(kuò)展乘積項(xiàng)：（1）共享擴(kuò)展項(xiàng)由每個(gè)MC提供一個(gè)未使用的乘積項(xiàng)反饋回本LAB的邏輯陣列（見圖7.3.2）。這個(gè)乘積項(xiàng)稱為共享擴(kuò)展項(xiàng)。這樣，一個(gè)LAB的邏輯陣列中可有16個(gè)共享擴(kuò)展項(xiàng)，它們可被本LAB中的任何MC使用。使用共享擴(kuò)展項(xiàng)后，信號(hào)的傳輸延時(shí)會(huì)增加一個(gè)tsexp量。共享擴(kuò)展項(xiàng)可增加乘積項(xiàng)中變量的個(gè)數(shù)。第43頁，共109頁，2023年，2月20日，星期六（2）并聯(lián)擴(kuò)展項(xiàng)一個(gè)MC未使用的乘積項(xiàng)可通過并聯(lián)擴(kuò)展項(xiàng)的方式提供給相鄰的MC使用。圖7.3.3給出一個(gè)并聯(lián)擴(kuò)展項(xiàng)的使用例圖7.3.3并聯(lián)擴(kuò)展項(xiàng)使用例第44頁，共109頁，2023年，2月20日，星期六一個(gè)LAB中的MC分為兩組，每組8個(gè)。在每組MC中，排序號(hào)高的可向序號(hào)低的借用并聯(lián)擴(kuò)展項(xiàng)。一個(gè)MC可最多實(shí)現(xiàn)20個(gè)乘積項(xiàng)，其中的5個(gè)來自本MC的邏輯陣列，另15個(gè)來自相鄰的MC。每使用一個(gè)并聯(lián)擴(kuò)展項(xiàng)，信號(hào)的傳輸延時(shí)會(huì)增加一個(gè)tpexp量。第45頁，共109頁，2023年，2月20日，星期六7.3.3 MAX7000系列的I/O控制塊I/O控制塊主要由多路選擇器和輸出緩沖門組成。圖7.3.4為MAX7000E/S器件的I/O控制塊的邏輯框圖。I/O控制塊可使對(duì)應(yīng)的I/O引腳工作于輸入、輸出、雙向三種方式之一。圖7.3.4MAX7000E/S的I/O控制塊第46頁，共109頁，2023年，2月20日，星期六多路選擇器為輸出緩沖門選取控制信號(hào)，使緩沖門呈導(dǎo)通或高阻狀態(tài)。經(jīng)PIA來的控制信號(hào)來自全局輸出使能信號(hào)、I/O引腳信號(hào)和宏單元輸出信號(hào)。輸出緩沖門可被設(shè)置為漏極開路輸出形式（僅MAX7000S），增加了輸出引腳的驅(qū)動(dòng)功能。輸出緩沖門的輸出電路擺動(dòng)速率也可被編程設(shè)置為高速或低速，高速輸出時(shí)，輸出電壓信號(hào)的擺動(dòng)速率大，但輸出信號(hào)的邊沿毛刺噪聲也較大，器件的功耗也較大。低速輸出時(shí)，輸出噪聲低、功耗小，但輸出信號(hào)會(huì)增加一個(gè)附加延時(shí)量。第47頁，共109頁，2023年，2月20日，星期六7．4 CPLD/FPGA

FLEX10K系列是一種高密度、高性能的可編程器件。它可提供10000～250000個(gè)等效門。內(nèi)帶的嵌入式陣列增強(qiáng)了其運(yùn)算處理能力。內(nèi)帶的JTAG邊界掃描測(cè)試電路方便了對(duì)其工作狀態(tài)的檢測(cè)。FLEX10K的內(nèi)部連接具有高速、延時(shí)固定并可預(yù)測(cè)的特點(diǎn)。FLEX10K采用CMOS-SRAM（CMOS靜態(tài)隨機(jī)存儲(chǔ)器）的制作工藝，與EEPROM制作工藝的器件不同，用CMOS-SRAM工藝的PLD的編程配置信息在芯片斷電后不能自己保存數(shù)據(jù)，需另加ROM類（如EPROM、EEPROM、FLASHROM等）器件保存編程配置信息并完成上電自動(dòng)加載。雖然這增加了應(yīng)用系統(tǒng)的復(fù)雜度，但可實(shí)現(xiàn)芯片的在線動(dòng)態(tài)配置，這增強(qiáng)了器件的處理能力和應(yīng)用靈活性。第48頁，共109頁，2023年，2月20日，星期六7.4.1 FLEX10K的系統(tǒng)結(jié)構(gòu)FLEX10K主要由嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速連線帶（FastTrack）、輸入/輸出單元（IOE）四個(gè)部分組成。圖7.4.1給出了它們的結(jié)構(gòu)關(guān)系。圖7.4.1FLEX10K的結(jié)構(gòu)框圖第49頁，共109頁，2023年，2月20日，星期六FLEX10K是在業(yè)界最先將嵌入式陣列結(jié)合進(jìn)PLD的。借助嵌入式陣列，PLD可更有效地實(shí)現(xiàn)復(fù)雜邏輯處理，如乘法器、微處理器、DSP等。嵌入式陣列由多個(gè)EAB組成，每個(gè)EAB基本為一個(gè)帶有寄存器的RAM（2048位）。LAB呈行列排序，每行嵌入一個(gè)EAB。每個(gè)LAB內(nèi)包含有局部連線和8個(gè)邏輯單元（LE），每個(gè)LAB自身可構(gòu)成一個(gè)低密度PLD，相當(dāng)于96個(gè)可用邏輯門。多個(gè)LAB互連結(jié)合可構(gòu)成更大的邏輯塊，因而也將LAB稱為構(gòu)成CPLD的“粗顆粒（coarsegrain）”。第50頁，共109頁，2023年，2月20日，星期六行、列快速連線帶貫穿于整個(gè)器件的長、寬，分布于LAB的行列之間，連線帶內(nèi)有多條等長度的連續(xù)金屬連接線，毎條稱為一個(gè)互連通道，統(tǒng)稱為互連資源。LAB、EAB、IOE之間的互連主要是通過快速連線帶連接的。IOE起著引腳接口的作用，其內(nèi)部主要有一個(gè)雙向緩沖器和一個(gè)寄存器。每個(gè)IOE可經(jīng)編程選擇與多個(gè)互連通道連接。FLEX10K還有6個(gè)專用輸入引腳，其連接線遍布整個(gè)器件，傳送信號(hào)的延時(shí)偏移較小。它們可用作全局時(shí)鐘、清除、置位。第51頁，共109頁，2023年，2月20日，星期六第52頁，共109頁，2023年，2月20日，星期六7.4.2 FLEX10K的嵌入式陣列塊（EAB）EAB為一個(gè)有2048bit的RAM塊，其輸入、輸出帶有寄存器，如圖7.4.2所示。圖7.4.2 FLEX10K的嵌入式陣列塊（EAB）第53頁，共109頁，2023年，2月20日，星期六利用EAB可直接構(gòu)成規(guī)模不很大的存儲(chǔ)器，如ROM、RAM、FIFO（先入顯出存儲(chǔ)器）。實(shí)現(xiàn)存儲(chǔ)器時(shí)，可將一個(gè)EAB配置為256×8（256單元，每個(gè)單元8位）或512×4、1024×2、2048×1。較大規(guī)模的存儲(chǔ)器可由多個(gè)EAB連接實(shí)現(xiàn)，如兩個(gè)512×4的EAB連接可得512×8的存儲(chǔ)器。EDA工具軟件會(huì)根據(jù)用戶的設(shè)計(jì)自動(dòng)配置各EAB。EAB中的RAM的入出端均帶有寄存器，輸入/輸出寄存器可用不同的時(shí)鐘，這給EAB實(shí)現(xiàn)FIFO、雙端RAM帶來方便。第54頁，共109頁，2023年，2月20日，星期六EAB也可用于實(shí)現(xiàn)乘法器、數(shù)字濾波器、微處理器等。例如將EAB配置為256×8只讀存儲(chǔ)器存入兩個(gè)4位數(shù)相乘的積，將兩個(gè)4位數(shù)據(jù)作為地址，這樣用一個(gè)EAB就可實(shí)現(xiàn)4×4乘法器。這種查找表（LUT）法實(shí)現(xiàn)的乘法器的工作速度快于由門電路構(gòu)成的乘法器。EAB中的內(nèi)容可在FLEX10K其他部分工作時(shí)動(dòng)態(tài)改變，這給PLD器件的應(yīng)用帶來了方便。第55頁，共109頁，2023年，2月20日，星期六7.4.3 FLEX10K的邏輯陣列塊（LAB）一個(gè)LAB中包括8個(gè)邏輯單元（LE）、進(jìn)位鏈與級(jí)聯(lián)鏈、控制信號(hào)以及LAB局部互連帶，結(jié)構(gòu)關(guān)系如圖7.4.3所示。圖7.4.3 FLEX10K的邏輯陣列塊（LAB）第56頁，共109頁，2023年，2月20日，星期六每個(gè)LAB中為8個(gè)LE提供4個(gè)控制信號(hào)，其中的兩個(gè)可作為時(shí)鐘，另兩個(gè)作為置位/清除信號(hào)。這4個(gè)控制信號(hào)可選擇來自器件的專用與全局輸入信號(hào)或來自LAB的局部互連，專用與全局輸入信號(hào)通過器件時(shí)的時(shí)延附加偏移很小，適于作為同步控制信號(hào)。進(jìn)位鏈與級(jí)聯(lián)鏈?zhǔn)歉鱈E間的快速連接線，信號(hào)通過它們傳輸時(shí)的附加時(shí)延小于經(jīng)行、列連線帶的時(shí)延。進(jìn)位鏈與級(jí)聯(lián)鏈也在同一行的LAB間連接，由圖7.4.1并結(jié)合圖7.4.3可見，某一LAB中第8個(gè)LE輸出的進(jìn)位鏈、級(jí)聯(lián)鏈送到同一LAB行間隔列LAB的第1個(gè)LE的進(jìn)位鏈、級(jí)聯(lián)鏈的輸入。但進(jìn)位鏈、級(jí)聯(lián)鏈不能穿過LAB行中間的EAB。各LE的輸出可編程選擇送入行、列快速連線帶，也可反饋回本LAB的局部互連帶。第57頁，共109頁，2023年，2月20日，星期六7.4.4 FLEX10K的邏輯單元（LE）LE是FLEX10K結(jié)構(gòu)中的基本處理單元。圖7.4.4為LE的結(jié)構(gòu)。每個(gè)LE包含一個(gè)四輸入LUT（查找表：LookUpTable），一個(gè)帶有使能和異步清除、置位的可編程觸發(fā)器，一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。LE的輸出可選送到行、列快速連線帶，也可反饋回本LAB的局部互連線帶。LE有4種工作模式。圖7.4.4 FLEX10K的邏輯單元（LE）第58頁，共109頁，2023年，2月20日，星期六1. 查找表(LUT)LUT為一種存儲(chǔ)結(jié)構(gòu)，可作為編程實(shí)現(xiàn)組合邏輯函數(shù)的一種方法。與基于乘積項(xiàng)的組合邏輯函數(shù)實(shí)現(xiàn)方法（GAL、MAX7000中）不同，LUT只需改變存儲(chǔ)器的內(nèi)容即可實(shí)現(xiàn)給定變量的任何組合函數(shù)，因而也稱LUT為函數(shù)發(fā)生器。圖7.4.5為用SRAM和選擇器構(gòu)成的四變量LUT的框圖。

圖7.4.5 4變量查找表（LUT）的結(jié)構(gòu)第59頁，共109頁，2023年，2月20日，星期六例如，實(shí)現(xiàn)函數(shù),基于乘積項(xiàng)方法需4個(gè)與門，一個(gè)或門。LUT法根據(jù)函數(shù)F的真值表（表7.4.2）將F的取值存入SRAM。而將輸入變量作為四組二選一選擇器的控制信號(hào)，低位控制前組、高位控制后組。圖7.4.5的可實(shí)現(xiàn)4變量的任一組合邏輯函數(shù)，其復(fù)雜度和傳輸延時(shí)不隨乘積項(xiàng)的多少而改變。SRAM查找表被認(rèn)為是FPGA類PLD的特點(diǎn)之一，因而也將FLEX10K歸入FPGA類。由于SRAM的內(nèi)容在芯片掉電后不能保存，因而FPGA類芯片在應(yīng)用時(shí)需加設(shè)非易失性存儲(chǔ)器保存配置信息。第60頁，共109頁，2023年，2月20日，星期六第61頁，共109頁，2023年，2月20日，星期六2．

可編程觸發(fā)器可編程觸發(fā)器可被設(shè)置成D、T、JK或SR觸發(fā)器。觸發(fā)器的時(shí)鐘（CLK）、清除（CLR、異步）、置位（PRN、異步）及使能（ENA）可選自專用輸入引腳或通用I/O引腳，也可由內(nèi)部邏輯電路產(chǎn)生。由圖7.4.4，可編程觸發(fā)器和LUT的輸出可以各自獨(dú)立工作、分別輸出。這提高了LE的利用率。第62頁，共109頁，2023年，2月20日，星期六3、進(jìn)位鏈進(jìn)位鏈提供了LE之間的快速（0.2ns）進(jìn)位功能。低位LE的進(jìn)位信號(hào)可經(jīng)進(jìn)位鏈送到高位LE。這一特點(diǎn)有助FLEX10K實(shí)現(xiàn)任意位的高速加法器、計(jì)數(shù)器和比較器。圖7.4.6為借助進(jìn)位鏈由n+1個(gè)LE實(shí)現(xiàn)的n位全加器。LUT的一部分組成三變量查找表產(chǎn)生兩位輸入信號(hào)及低進(jìn)位的“和”Si，而另一部分也構(gòu)成一個(gè)三變量查找表產(chǎn)生高進(jìn)位通過進(jìn)位鏈送到高位LE。第63頁，共109頁，2023年，2月20日，星期六圖7.4.6 借助進(jìn)位鏈實(shí)現(xiàn)的n位全加器第64頁，共109頁，2023年，2月20日，星期六4、級(jí)聯(lián)鏈利用級(jí)聯(lián)鏈，LE可實(shí)現(xiàn)多變量（多于4個(gè)）的組合邏輯函數(shù)。圖7.4.7表示了用n個(gè)LE借助“或”級(jí)聯(lián)鏈實(shí)現(xiàn)4n個(gè)變量組合邏輯函數(shù)F的結(jié)構(gòu)圖。可見各查找表呈并聯(lián)工作，但級(jí)聯(lián)鏈中每加入一級(jí)LE，輸出信號(hào)的傳輸時(shí)延會(huì)附加一個(gè)量（約0.7ns）

。圖7.4.7中的或門也可被設(shè)置成與門形成“與”級(jí)聯(lián)鏈。圖7.4.7 “或”級(jí)聯(lián)鏈第65頁，共109頁，2023年，2月20日，星期六進(jìn)位鏈和級(jí)聯(lián)鏈為LAB中的各LE之間提供了快速通道，信號(hào)經(jīng)由它們連接的傳輸時(shí)延小于經(jīng)由行、列連線帶的。各LAB之間的進(jìn)位鏈和級(jí)聯(lián)鏈的連接關(guān)系可由圖7.4.1見。進(jìn)位鏈和級(jí)聯(lián)鏈連接同一LAB行中的間隔LAB之間，但它們不穿過LAB行中間位置處的EAB。EDA編譯器軟件會(huì)根據(jù)要求自動(dòng)建立進(jìn)位鏈和級(jí)聯(lián)鏈，用戶也可用手動(dòng)方式建立。但過多使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)限制其它邏輯布線的靈活性。第66頁，共109頁，2023年，2月20日，星期六5、LE的工作模式根據(jù)對(duì)LE中的LUT和可編程觸發(fā)器的設(shè)置的不同，可把LE的工作模式分為四種。在這幾種模式中，來自LAB局部互連的信號(hào)DATA1~DATA4作為輸入信號(hào)并有著不同的作用，輸入信號(hào)還有進(jìn)位鏈、級(jí)聯(lián)鏈信號(hào)及來自LE輸出的反饋信號(hào)?？删幊逃|發(fā)器的時(shí)鐘選擇和異步進(jìn)位、復(fù)位仍可均如圖7.4.4所示。第67頁，共109頁，2023年，2月20日，星期六（1）正常模式如圖7.4.8所示。LUT被設(shè)置為4輸入查找表，4個(gè)輸入來自DATA1~DATA4及進(jìn)位鏈輸入?？删幊逃|發(fā)器的輸入數(shù)據(jù)可以是查找表的輸出，也可選擇直接來自局部互連。觸發(fā)器和查找表可各自獨(dú)立工作、分別輸出。這種工作模式可接收輸入進(jìn)位鏈、級(jí)聯(lián)鏈，產(chǎn)生輸出級(jí)聯(lián)鏈，但沒有輸出進(jìn)位鏈。圖7.4.8 LE的正常工作模式第68頁，共109頁，2023年，2月20日，星期六（2）運(yùn)算模式3變量如圖7.4.9所示。LUT被設(shè)置為兩個(gè)三輸入查找表。第一個(gè)查找表的輸出可作用觸發(fā)器。第二個(gè)查找表的輸出連接到進(jìn)位鏈送下級(jí)LE。這種工作模式可用于高速加法器、累加器和比較器。圖7.4.9 LE的運(yùn)算工作模式第69頁，共109頁，2023年，2月20日，星期六（3）加/減計(jì)數(shù)模式如圖7.4.10所示。設(shè)置LUT為兩個(gè)三輸入查找表，但輸入的信號(hào)與運(yùn)算模式不同。本LE的輸出Q被反饋回送到查找表的輸入，DATA2可作為加/減控制信號(hào)與Q及進(jìn)位鏈來信號(hào)運(yùn)算后再經(jīng)進(jìn)位鏈送到下級(jí)LE。本工作模式中，可編程觸發(fā)器可以被同步加載數(shù)據(jù)，這是由DATA3、DATA4控制完成的。圖7.4.10 LE的加/減計(jì)數(shù)工作模式第70頁，共109頁，2023年，2月20日，星期六（4）可清除的計(jì)數(shù)模式如圖7.4.11所示。類似加/減計(jì)數(shù)模式，但DATA2經(jīng)與門作用觸發(fā)器入端，因而DATA2可作為同步清除信號(hào)。這種模式?jīng)]有級(jí)聯(lián)鏈的輸入，但有級(jí)聯(lián)鏈輸出。圖7.4.11 LE的可清除的計(jì)數(shù)工作模式第71頁，共109頁，2023年，2月20日，星期六7.4.5 FLEX10K的快速連線帶（FastTrack）行、列快速連線帶由遍布于器件長、寬的一系列連續(xù)連接線（互連通道）組成，由圖7.4.1和圖7.4.12可見快速連線帶和LAB、EAB在器件中的分布關(guān)系。由圖7.4.2、7.4.3可見快速連線帶與EAB、LAB的互連。

圖7.4.12 CPLD/EPLD器件中的快速連線帶第72頁，共109頁，2023年，2月20日，星期六為提高連接布線的效率，行連線帶的互連通道分為全長和半長通道，半長通道僅能連接LAB行的一半，距離較近的LAB可通過半長通道互連。連線帶內(nèi)采用連續(xù)連接線的布線方式稱為連續(xù)式互連結(jié)構(gòu)，這是EPLD/CPLD類器件的布線的特點(diǎn)。在這種連線結(jié)構(gòu)中，不同位置處的邏輯陣列塊的連接關(guān)系是固定的，這使得信號(hào)通過器件的延時(shí)可以預(yù)測(cè)，給器件的調(diào)測(cè)和使用帶來了方便。FPGA類器件采用分段式互連結(jié)構(gòu)，布線效率較高，但有著難以預(yù)測(cè)信號(hào)傳輸延時(shí)的缺點(diǎn)。第73頁，共109頁，2023年，2月20日，星期六7.4.6 FLEX10K的輸入/輸出單元（IOE）IOE主要包含一個(gè)輸出緩沖器和一個(gè)寄存器，如圖7.4.13。IOE使I/O引腳可輸入、輸出、雙向傳送信號(hào)。當(dāng)輸入信號(hào)能保證的建立時(shí)間較短時(shí)，可用IOE寄存器快速捕獲輸入數(shù)據(jù)。輸出信號(hào)時(shí)，IOE寄存器也可提供快速“時(shí)鐘－輸出”性能。輸出三態(tài)緩沖器可提供漏極開路輸出的選擇。輸出電壓的擺動(dòng)速率也可由編程設(shè)置，這使得用戶可調(diào)控輸出信號(hào)的速度和噪聲。第74頁，共109頁，2023年，2月20日，星期六圖7.4.13 FLEX10K的IOE第75頁，共109頁，2023年，2月20日，星期六每個(gè)IOE的時(shí)鐘可選自兩個(gè)專用時(shí)鐘線。IOE的清除、時(shí)鐘使能、輸出使能及時(shí)鐘選自周邊控制總線。共有12條周邊控制總線，其上復(fù)用分配的信號(hào)有8個(gè)輸出使能、6個(gè)時(shí)鐘使能、2個(gè)時(shí)鐘、2個(gè)清除和4個(gè)全局信號(hào)。每個(gè)周邊控制總線的信號(hào)可由專用輸入引腳驅(qū)動(dòng)，也可由某一LAB特定行中的每個(gè)LAB的第一個(gè)LE驅(qū)動(dòng)。IOE作為輸入單元時(shí)可驅(qū)動(dòng)兩個(gè)行通道或兩個(gè)列通道。作為輸出單元時(shí)，IOE可通過多路選擇器從m個(gè)行通道或k個(gè)列通道中選擇信號(hào)，m和k的數(shù)值隨器件型號(hào)而定，例如EPF10K10的m=18，k=16。第76頁，共109頁，2023年，2月20日，星期六7．5 FPGAFPGA是一類PLD的總稱。與CPLD類PLD類比，F(xiàn)PGA由可編程邏輯模塊（CLB）、可編程輸入/輸出模塊（IOB）、可編程互連資源三個(gè)主要部分組成。圖7.5.1給出了FPGA的模塊結(jié)構(gòu)。圖7.5.1 FPGA的模塊結(jié)構(gòu)第77頁，共109頁，2023年，2月20日，星期六與CPLD類PLD相比較，F(xiàn)PGA有著以下幾個(gè)主要特點(diǎn)：編程配置技術(shù)基于SRAM，便于實(shí)現(xiàn)在系統(tǒng)動(dòng)態(tài)重構(gòu)（ICR：InCircuitReconfigurability）。但芯片掉電后，配置信息丟失，需另設(shè)非易失性存儲(chǔ)器件保存配置信息并完成上電自動(dòng)加載。基本邏輯模塊的集成規(guī)模度與CPLD類的LAB比較相對(duì)較小，故稱FPGA為“細(xì)顆粒結(jié)構(gòu)”的PLD。內(nèi)部布線采用分段式互連結(jié)構(gòu)，布線效率較高。但信號(hào)在內(nèi)互連的傳輸延時(shí)常難以預(yù)測(cè)。第78頁，共109頁，2023年，2月20日，星期六7.5.1 XC4000系列的可編程邏輯模塊（CLB）CLB主要由函數(shù)發(fā)生器和可編程觸發(fā)器兩部分組成。圖7.5.2為CLB的框圖。圖7.5.2 XC4000系列CLB的結(jié)構(gòu)框圖第79頁，共109頁，2023年，2月20日，星期六（1）函數(shù)發(fā)生器一個(gè)CLB中包含有兩個(gè)4輸入變量的函數(shù)發(fā)生器（F、G）和一個(gè)3輸入的函數(shù)發(fā)生器（H），它們都是基于SRAM的查找表（LUT）結(jié)構(gòu)。使用函數(shù)發(fā)生器，CLB可實(shí)現(xiàn)的組合邏輯函數(shù)有以下幾種情況：·兩個(gè)4（或<4）變量的任意組合邏輯函數(shù)·兩個(gè)4（或<4）變量、一個(gè)3（或<3）變量的任意組合邏輯函數(shù)·一個(gè)5變量的任意組合邏輯函數(shù)

·多（<9）變量的某些組合邏輯函數(shù)第80頁，共109頁，2023年，2月20日，星期六每個(gè)CLB的F、G函數(shù)發(fā)生器設(shè)置有產(chǎn)生進(jìn)位或借位的專用算術(shù)邏輯，產(chǎn)生的進(jìn)位或借位信號(hào)可通過進(jìn)位鏈（圖7.5.2中未畫出）快速傳送到相鄰的CLB。這增大了CLB實(shí)現(xiàn)快速加法器、累加器、比較器和計(jì)數(shù)器的能力。函數(shù)發(fā)生器也可被設(shè)置實(shí)現(xiàn)RAM。一個(gè)CLB可實(shí)現(xiàn)以下幾種RAM：

·兩個(gè)16×1單口RAM，同步或異步觸發(fā)形式。

·一個(gè)32×1單口RAM，同步或異步觸發(fā)形式。

·一個(gè)16×1雙口RAM，同步觸發(fā)形式。第81頁，共109頁，2023年，2月20日，星期六單口RAM的讀、寫地址口同一，讀、寫操作不可同時(shí)進(jìn)行。雙口RAM有各自獨(dú)立的讀寫地址口，因而可以對(duì)不同地址或相同地址的存儲(chǔ)單元同時(shí)執(zhí)行讀、寫的操作。同步RAM的寫操作時(shí)，數(shù)據(jù)是由CLB的時(shí)鐘指定邊沿寫入的，WE信號(hào)起到時(shí)鐘使能的作用。而異步RAM的寫操作是由WE的有效電平使能的，寫、讀操作與時(shí)鐘無關(guān)。第82頁，共109頁，2023年，2月20日，星期六圖7.5.3為CLB實(shí)現(xiàn)16×1雙口同步RAM的邏輯框圖。這個(gè)雙口RAM使用CLB中的函數(shù)發(fā)生器F和G，CLB輸入信號(hào)F1～F4作為F－RAM（單口）的讀、寫地址和G－RAM（雙口）的寫地址，輸入信號(hào)G1～G4作為G－RAM的讀地址。由圖7.5.3，數(shù)據(jù)寫入雙口RAM時(shí)，同時(shí)寫入兩個(gè)RAM，雙口RAM的讀出（DPO）地址DPRA與寫地址獨(dú)立，這使得讀、寫操作可同時(shí)進(jìn)行。第83頁，共109頁，2023年，2月20日，星期六圖7.5.3 CLB實(shí)現(xiàn)16×1雙口RAM的邏輯框圖第84頁，共109頁，2023年，2月20日，星期六（2）可編程觸發(fā)器由圖7.5.2，一個(gè)CLB中包含兩個(gè)D觸發(fā)器，觸發(fā)器的輸入信號(hào)可以是函數(shù)發(fā)生器的輸出，也可直接連CLB的輸入（DIN）。觸發(fā)沿可選時(shí)鐘（K）的上升或下降沿。EC信號(hào)為觸發(fā)器提供時(shí)鐘使能。SR信號(hào)通過S/R控制單元為觸發(fā)器提供異步置位、清除功能。在XC4000EX系列中，觸發(fā)器也可被設(shè)置為鎖存器。第85頁，共109頁，2023年，2月20日，星期六7.5.2 XC4000系列的可編程互連資源FPGA內(nèi)CLB之間主要是通過可編程互連資源實(shí)現(xiàn)連接的。可編程互連資源由帶有開關(guān)矩陣（PSM）和可編程開關(guān)點(diǎn)的一系列金屬線段組成。為增加連接布線的靈活性和效率，XC4000系列有5種長度不同的互連線段：單長度線、雙倍長度線、4倍長度線、8倍長度線和長線。這些互連線分布于CLB之間，形成了分層構(gòu)造的布線資源。表7.5.1列出了XC4000EX中每個(gè)CLB周圍的布線資源。第86頁，共109頁，2023年，2月20日，星期六表7.5.1XC4000EX中每個(gè)CLB的布線資源第87頁，共109頁，2023年，2月20日，星期六單長度線連接于可編程開關(guān)矩陣（PSM）之間，它們通常作為局部區(qū)域內(nèi)的CLB之間的互連線。由于每經(jīng)一個(gè)PSM，信號(hào)的延時(shí)就要增加一個(gè)量，長距離傳輸信號(hào)時(shí)不適宜用單長度線連接。雙長度線每經(jīng)2個(gè)CLB進(jìn)入PSM，可作為中等長度傳輸距離的信號(hào)的連接線。4倍、8倍長度線及長線提供了長距離、高扇出、短延時(shí)的連接，EDA的布局布線工具軟件可根據(jù)設(shè)計(jì)的定時(shí)要求自動(dòng)為它們加入緩沖驅(qū)動(dòng)器。雙長度、4倍、8倍及長線之間是通過單長度線連接的。除了以上5種長度的連接線，相鄰的CLB之間、IOB和相鄰的CLB之間也存在著直接連接線。信號(hào)在直接連接線上的傳輸延時(shí)最小。第88頁，共109頁，2023年，2月20日，星期六可編程開關(guān)矩陣（PSM）實(shí)現(xiàn)單長度線、雙長度線的編程互連。PSM中的互連點(diǎn)由可編程晶體管實(shí)現(xiàn)，每個(gè)互連點(diǎn)有6個(gè)傳輸通道。如圖7.5.4所示。圖7.5.4 可編程開關(guān)矩陣（PSM）第89頁，共109頁，2023年，2月20日，星期六圖7.5.5表示了XC4000系列的可編程互連資源中單長度線、雙長度線和PSM、CLB的位置關(guān)系。圖7.5.5 XC4000系列中單長度、雙長度線和PSM第90頁，共109頁，2023年，2月20日，星期六FPGA內(nèi)每個(gè)CLB行或列的兩端有兩個(gè)IOB對(duì)應(yīng)。CLB和IOB之間的互連是通過I/O布線環(huán)實(shí)現(xiàn)的，I/O布線環(huán)是圍繞CLB陣列外邊和IOB之間的布線資源，也稱通用環(huán)（VersaRing）。I/O布線環(huán)也是由單長度、雙長度、4倍長度和8倍長度線組成。FPGA的內(nèi)部互連布線是一種分段式結(jié)構(gòu)。布線資源豐富，資源使用效率較高，布線靈活。但信號(hào)通過不等長度的分段互連線后的延時(shí)常難以預(yù)測(cè)。在實(shí)現(xiàn)同樣的邏輯功能時(shí)，不同次的編程配置可能使內(nèi)部互連的路徑不同，導(dǎo)致信號(hào)延時(shí)也不同。這會(huì)給高工作速度的應(yīng)用帶來不便，這是XC4000系列FPGA內(nèi)部互連的一個(gè)缺點(diǎn)。隨著FPGA的發(fā)展，這一缺點(diǎn)正在改進(jìn)中。第91頁，共109頁，2023年，2月20日，星期六7.5.3 XC4000系列的輸入/輸出功能塊（IOB）圖7.5.6為XC4000E的IOB的簡化方框圖。

圖7.5.6 XC4000E的IOB簡化框圖第92頁，共109頁，2023年，2月20日，星期六輸出信號(hào)（OUT）可選擇經(jīng)或不經(jīng)過輸出觸發(fā)器。T作為輸出緩沖器的控制信號(hào)。輸出電平可編程配置為TTL或CMOS（3.3v）電平。輸出的壓擺率和漏極開路模式都可被編程設(shè)置。輸入信號(hào)在選送輸入觸發(fā)器/鎖存器前可選擇經(jīng)過一級(jí)或兩級(jí)延時(shí)單元使信號(hào)出現(xiàn)幾個(gè)納秒數(shù)量級(jí)的延時(shí)，這是為了補(bǔ)償時(shí)鐘的延時(shí)偏移。系統(tǒng)時(shí)鐘在到達(dá)IOB的輸入時(shí)鐘位置時(shí)，