數(shù)字系統(tǒng)與邏輯設(shè)計

數(shù)字系統(tǒng)與邏輯設(shè)計第1頁，共46頁，2023年，2月20日，星期六半導體存儲器的分類只讀存儲器在正常工作時，它存儲的數(shù)據(jù)是固定不變的，只能從中讀取數(shù)據(jù)，不能快速地隨時修改或重新寫入數(shù)據(jù)。只讀存儲器的優(yōu)點：電路結(jié)構(gòu)簡單，斷電以后數(shù)據(jù)不會丟失。只讀存儲器的缺點：只適用于存儲固定數(shù)據(jù)的場合。按存取功能分為：只讀存儲器（READ－ONLYMEMORY，ROM）和隨機存取存儲器（RANDOM－ACCESSMEMORY，RAM）第2頁，共46頁，2023年，2月20日，星期六只讀存儲器（ROM）的分類掩模ROM：數(shù)據(jù)在制作時已經(jīng)確定，無法更改?？删幊蘎OM（PROGRAMBLEREAD－ONLYMEMORY

，PROM）：數(shù)據(jù)可以由用戶根據(jù)自己的需要寫入，但數(shù)據(jù)一旦寫入以后就不能再修改了?？刹脸目删幊蘎OM（ERASABLEPROGRAMBLEREAD－ONLYMEMORY

，EPROM）

：數(shù)據(jù)不但可以由用戶根據(jù)自己的需要寫入，而且可以擦除重寫。第3頁，共46頁，2023年，2月20日，星期六隨機存儲器（RAM）隨機存儲器在正常工作狀態(tài)下，可以隨時向存儲器里寫入數(shù)據(jù)或從中讀取數(shù)據(jù)。隨機存儲器根據(jù)所采用存儲單元工作原理的不同分為：靜態(tài)存儲器（STATICRANDOM－ACCESSMEMORY，SRAM）：存取速度比DRAM快。動態(tài)存儲器（DYNAMICRANDOM－ACCESSMEMORY，DRAM）：集成度遠高于SRAM。第4頁，共46頁，2023年，2月20日，星期六7.2只讀存儲器（ROM）7.2.1掩模只讀存儲器掩模ROM中存儲的數(shù)據(jù)由制作過程中使用的掩模板決定。掩模板是按照用戶的要求而設(shè)計的，因此掩模ROM在出廠時內(nèi)部的數(shù)據(jù)就已經(jīng)“固化”在里邊了。

第5頁，共46頁，2023年，2月20日，星期六二極管ＲＯＭ的電路結(jié)構(gòu)地址線字線位線（數(shù)據(jù)線）二極管譯碼器(與陣列、地址譯碼器)存儲矩陣(或陣列)第6頁，共46頁，2023年，2月20日，星期六二極管ＲＯＭ的電路結(jié)構(gòu)001０0０01010０1011001０00010101００１０１101101001110101101001110地址數(shù)據(jù)A1A0D3D2D1D0000110110101101101001110或陣列有二極管表示存儲’1’與陣列第7頁，共46頁，2023年，2月20日，星期六二極管ＲＯＭ的電路結(jié)構(gòu)地址數(shù)據(jù)A1A0D3D2D1D0000110110101101101001110字線和位線的每個交叉點是一個存儲單元。交叉點處接有二極管的相當于存‘1’，沒有二極管的相當于存‘0’。存儲器的容量（存儲單元的數(shù)目）=字數(shù)位數(shù)第8頁，共46頁，2023年，2月20日，星期六掩模ROM的結(jié)構(gòu)存儲矩陣由許多存儲單元排列而成。存儲單元：MOS管或雙極型三極管每個存儲單元存放一位二值代碼（0或1）。每一個或一組存儲單元有一個對應的地址代碼。第9頁，共46頁，2023年，2月20日，星期六掩模ROM的結(jié)構(gòu)地址譯碼器：將輸入的地址代碼譯成相應的控制信號，利用這個控制信號從存儲矩陣中把指定的單元選出來，并把其中的數(shù)據(jù)送到輸出緩沖器輸出緩沖器：提高存儲器的帶負載能力，實現(xiàn)對輸出狀態(tài)的三態(tài)控制，以便與系統(tǒng)的總線連接。第10頁，共46頁，2023年，2月20日，星期六ROM的陣列框圖第11頁，共46頁，2023年，2月20日，星期六ROM的陣列框圖地址數(shù)據(jù)A1A0D3D2D1D0000110110101101101001110圓點表示存儲器件m0m1m2m3第12頁，共46頁，2023年，2月20日，星期六MOS管構(gòu)成的存儲矩陣字線與位線的交叉點處接有MOS管的相當于存‘1’，沒有MOS管的相當于存‘0’。010001001011地址代碼經(jīng)譯碼為W0~W3中某一條線上的高電平，使接在這根線上的MOS管導通，并使與這些MOS管相連的位線為低電平，經(jīng)緩沖器后輸出為高電平。截止截止截止導通第13頁，共46頁，2023年，2月20日，星期六7.2.2可編程只讀存儲器(PROM)熔絲用很細的低熔點合金或多晶硅導線制成。編程時給需要存入‘0’的那些單元加上比正常工作電流大得多的電流，這些單元的熔絲就象保險絲一樣被燒斷，使對應的晶體管的發(fā)射極與位線斷開，則存儲的內(nèi)容就由‘1’變成了‘0’，而熔絲沒有被燒斷的那些單元仍然存儲‘1’，這樣就實現(xiàn)了對PROM的編程。熔絲燒斷后不可恢復，因此，PROM只能一次編程。第14頁，共46頁，2023年，2月20日，星期六7.2.2可擦除的可編程只讀存儲器(EPROM)一、EPROM（UVEPROM）紫外線擦除的PROM（Ultra-VioletErasablePROM)浮柵雪崩注入MOS管（Floating-gateAvalance-InjuctionMOS，簡稱FAMOS管)FAMOS管是一個柵極“浮置”在SiO2層內(nèi)的P溝道增強型MOS管，當在它的D和S極之間加上比正常工作電壓高得多的負電壓（一般在-45V左右）時，D極與襯低之間的PN結(jié)發(fā)生雪崩擊穿，耗盡區(qū)的電子在強電場的作用下以極高的速度從D極的P+區(qū)射出，其中最快的電子穿過SiO2層到達浮柵，被浮柵俘獲而成為柵極存儲的電荷，這個過程叫做雪崩注入。第15頁，共46頁，2023年，2月20日，星期六一、EPROM（UVEPROM）在柵極獲得足夠的電荷后，D極和S極之間便形成導電溝道，使FAMOS管導通，相當于在對應的存儲單元存入‘1’。由于柵極“浮置”在SiO2層內(nèi)，與其它部分完全絕緣，因此注入到柵極上的電荷沒有放電通路，能長久地保存下來。導通為‘1’，截止為‘0’。用紫外線或X射線照射FAMOS管的柵極氧化層，則SiO2層中會產(chǎn)生電子空穴對，為浮置柵極上的電荷提供泄放通道，使之放電。電荷消失以后，F(xiàn)AMOS管恢復截止狀態(tài)，對應的存儲單元恢復為‘0’，這個過程稱為擦除。擦除時間約為20-30分鐘。第16頁，共46頁，2023年，2月20日，星期六E2PROM（電可擦除的ROM）在E2PROM的存儲單元中使用的是浮柵隧道氧化層MOS管（FloatingTunelOxide，簡稱Flotox管）。Flotox管是一種N溝道增強型MOS管，它有兩個柵極——控制柵Gc和浮置柵Gf，在Gf和漏區(qū)之間有一個極薄的氧化層區(qū)域，稱為隧道區(qū)。當隧道區(qū)的電場強度大到一定程度（>107V/cm）時，在Gf和漏區(qū)之間出現(xiàn)導電隧道，電子可以雙向通過，形成電流，稱為隧道效應。Flotox管第17頁，共46頁，2023年，2月20日，星期六E2PROM浮置柵存儲電荷，存儲‘1’。浮置柵放電，存儲‘0’。浮置柵存儲有電荷，T1截止讀出‘1’，否則讀出‘0’。導通E2PROM擦除和寫入是需要加高電壓的，且所需時間較長，因此在系統(tǒng)正常工作狀態(tài)下，它只能工作在讀出狀態(tài)，作ROM用。第18頁，共46頁，2023年，2月20日，星期六三、快閃存儲器(FlashMemory)在快閃存儲器中使用的是疊柵MOS管?？扉W存儲器用雪崩注如入的方式使浮柵充電而存儲‘1’，用隧道效應使浮柵放電而存儲‘0’。快閃存儲器的特點：2、高速，高密度，允許近萬次的電擦除和編程。1、片內(nèi)所有的疊柵MOS管的源極是連在一起的，所以全部存儲單元同時被擦除。第19頁，共46頁，2023年，2月20日，星期六7.3隨機存儲器隨機存儲器又叫讀/寫存儲器，簡稱RAM。在RAM工作時可既可以隨時從任何一個指定地址取出（讀出）數(shù)據(jù)，也可以隨時將數(shù)據(jù)存入（寫入）任何指定地址的存儲單元中去。優(yōu)點：讀寫方便，使用靈活。缺點：存在數(shù)據(jù)易失性，一旦斷電所存儲的數(shù)據(jù)便會丟失，不利于數(shù)據(jù)長期保存。按存儲單元的特性分為：SRAM：靜態(tài)隨機存儲器DRAM：動態(tài)隨機存儲器第20頁，共46頁，2023年，2月20日，星期六7.3.1靜態(tài)隨機存儲器（SRAM）一、SRAM的結(jié)構(gòu)和工作原理輸入/輸出端口片選信號讀寫控制信號行地址列地址第21頁，共46頁，2023年，2月20日，星期六存儲矩陣：由許多存儲單元排列而成，每個存儲單元可以存儲1位二值數(shù)據(jù)（0或1），在譯碼器和讀/寫控制電路的控制下既可以寫入1或0，也可以將所存儲的數(shù)據(jù)讀出。一、SRAM的結(jié)構(gòu)和工作原理存儲矩陣中的單元個數(shù)即存儲容量。第22頁，共46頁，2023年，2月20日，星期六一、SRAM的結(jié)構(gòu)和工作原理行地址譯碼器：將輸入的地址代碼的若干位譯成某一條字線上的輸出高、低電平信號，使連接在這條字線上的一行存儲單元被選中。列地址譯碼器：將輸入的地址代碼的其余位譯成某一條輸出線上的高、低電平信號，從字線選中的一行存儲單元中再選中1位（或幾位），使被選中的單元經(jīng)讀/寫控制電路與輸入/輸出端（I/O）接通，以便對這些單元進行讀寫操作。第23頁，共46頁，2023年，2月20日，星期六讀/寫控制電路：對電路的工作狀態(tài)進行控制一、SRAM的結(jié)構(gòu)和工作原理片選信號CS的作用：執(zhí)行讀操作，將存儲單元里的內(nèi)容送到輸入/輸出端上；執(zhí)行寫操作，輸入/輸出線上的數(shù)據(jù)被寫入存儲器；CS=0時RAM的輸入/輸出端與外部總線接通，RAM處于正常工作狀態(tài)；CS=1時RAM的輸入/輸出端呈高阻態(tài)，不能與總線交換數(shù)據(jù)，此時不能對RAM進行讀寫操作；第24頁，共46頁，2023年，2月20日，星期六10244位RAM（2114）的結(jié)構(gòu)框圖4096個存儲單元由地址碼指定的四個存儲單元中的數(shù)據(jù)被送到I/O1～I/O4，實現(xiàn)讀操作。加到I/O1～I/O4上的數(shù)據(jù)被寫入指定的四個存儲單元。從64行存儲單元中選中一行。從已選中的一行中選出要進行讀/寫的4個存儲單元。所有I/O端均被禁止，將存儲器內(nèi)部電路與外部連線隔離。第25頁，共46頁，2023年，2月20日，星期六二、SRAM的靜態(tài)存儲單元靜態(tài)存儲單元在靜態(tài)觸發(fā)器的基礎(chǔ)上附加門控管而構(gòu)成，它靠觸發(fā)器的自保功能存儲數(shù)據(jù)。六管NMOS靜態(tài)存儲單元六管CMOS靜態(tài)存儲單元第26頁，共46頁，2023年，2月20日，星期六7.3.2動態(tài)隨機存儲器（DRAM）一、DRAM的動態(tài)存儲單元動態(tài)存儲單元利用MOS管柵極電容可以存儲電荷的原理制成。電路結(jié)構(gòu)可以做得非常簡單，因此被普遍應用于大容量、高集成度的RAM中。缺點：由于MOS管柵極電容的容量很?。ㄍǔH為幾皮法），且存在漏電流，所以存儲在電容上的電荷保存的時間有限，需要及時補充電荷，這種操作稱為刷新或再生。第27頁，共46頁，2023年，2月20日，星期六單管動態(tài)存儲單元寫操作時，字線給高電平，使T導通，位線上的數(shù)據(jù)通過T被存入CS中。讀操作時，字線仍然給高電平，使T導通。CS通過T向位線上的電容CB提供電荷，使位線獲得讀出的信號電平。設(shè)CS上原來存有正電荷，電壓vCS為高電平，而位線電位vB=0，則執(zhí)行讀操作后位線電平vB上升為：實際存儲器的位線上總是同時接有很多存儲單元，使CB>>CS，因此位線讀出的電壓信號很小。而且CS上的電壓也會下降很多，因此是一種破壞性讀出。第28頁，共46頁，2023年，2月20日，星期六二、靈敏恢復/讀出放大器靈敏恢復/讀出放大器的作用：1、將讀出信號放大。2、將存儲單元里原來存儲的信號恢復。靈敏恢復/讀出放大器每次讀出數(shù)據(jù)的同時完成對存儲單元原來所存數(shù)據(jù)的刷新。第29頁，共46頁，2023年，2月20日，星期六三、DRAM的總體結(jié)構(gòu)地址分時從同一組引腳輸入輸入地址代碼A0~A7進行讀操作輸入地址代碼A8~A15行地址譯碼器的輸出從存儲矩陣1和2中各選一行存儲單元，由A7從兩行中選出一行，列地址譯碼器的輸出從256列中選中一列。進行寫操作第30頁，共46頁，2023年，2月20日，星期六7.4存儲器容量的擴展7.4.1位擴展方式適用于字數(shù)夠用而位數(shù)不夠的情況每個I/O端作為整個RAM輸入/輸出數(shù)據(jù)端的一位。方法：將所有的地址線、R/W、CS分別并聯(lián)起來。ROM的位擴展方法與此相同擴展后容量為10248第31頁，共46頁，2023年，2月20日，星期六7.4.2字擴展方式適用于位數(shù)夠用而字數(shù)不夠的情況A9A8=00時選中RAM（1），其地址為0-255A9A8=01時選中RAM（1），其地址為256-511擴展后容量為10248保證任何時候只有一個CS有效。任何時候只有一個CS有效，因此輸出端可以并聯(lián)。第32頁，共46頁，2023年，2月20日，星期六7.5用存儲器實現(xiàn)組合邏輯函數(shù)地址數(shù)據(jù)A1A0D3D2D1D0000110110101101101001110在ROM的數(shù)據(jù)表中，如果將輸入地址A1、A0看成兩個輸入邏輯變量，而將數(shù)據(jù)輸出D3、D2、D1、D0看成一組輸出邏輯變量，則D3、D2、D1、D0就是A1、A0的一組邏輯函數(shù)，ROM的數(shù)據(jù)表就是這一組多輸出組合邏輯函數(shù)的真值表，因此該ROM可以實現(xiàn)表中的四個函數(shù)(D3、D2、D1、D0)，其表達式為：第33頁，共46頁，2023年，2月20日，星期六7.5用存儲器實現(xiàn)組合邏輯函數(shù)從ROM結(jié)構(gòu)來看，其地址譯碼器形成了輸入變量的全部最小項，即每一條字線對應輸入地址變量的一個最小項，而每一位數(shù)據(jù)輸出又都是若干個最小項之和，因此任何形式的組合邏輯函數(shù)均可以通過向ROM中寫入相應的數(shù)據(jù)來實現(xiàn)。用具有n位輸入地址，m位數(shù)據(jù)輸出的ROM可以獲得一組最多m個的任何形式的n變量組合邏輯函數(shù)，只要根據(jù)函數(shù)形式向ROM中寫入相應的數(shù)據(jù)來即可。此原理同樣適用于RAM第34頁，共46頁，2023年，2月20日，星期六①根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)目，確定ROM的容量，選擇合適的ROM。②寫出邏輯函數(shù)的最小項表達式，畫出ROM的陣列圖。③根據(jù)陣列圖對ROM進行編程。用ROM實現(xiàn)邏輯函數(shù)的一般步驟第35頁，共46頁，2023年，2月20日，星期六例7.5.2例7.5.2試用ROM產(chǎn)生如下一組多輸出邏輯函數(shù)。解：輸入變量4個將邏輯函數(shù)化為最小項表達式。輸出變量4個需要164的ROM第36頁，共46頁，2023年，2月20日，星期六例7.5.2W0W1W2W3W4W5W6W7W8W9W10W11W12W13W14W15地址譯碼器（與邏輯陣列）存儲矩陣（或邏輯陣列）Y1Y2Y3Y4注意位序第37頁，共46頁，2023年，2月20日，星期六例7.5.2Y1Y2Y3Y4注意位序第38頁，共46頁，2023年，2月20日，星期六例7.5.1例7.5.1試用ROM設(shè)計一個八段字符顯示譯碼器。數(shù)字輸入輸出DCBAabcdefgh0.1.2.3.4.5.6.7.8.9.00000001001000110100010101100111100010011111110101100001110110111111001101100111101101111011111111100001

1111111111110111аbcdef101010111100110111101111111110100011111000011010011110101101111010001110解：輸入變量4個以地址端A3、A2、A1、A0作為BCD代碼D、C、B、A的輸入端，以數(shù)據(jù)輸出端D0~D7作為a~h的輸出端。輸出變量8個需要168的ROM。第39頁，共46頁，2023年，2月20日，星期六例7.5.1接入二極管表示存入0，未接二極管表示存入1。第40頁，共46頁，2023年，2月