基于DSP平臺的數(shù)字視頻源的系統(tǒng)設(shè)計-新品速遞

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摘要：本文提出了一種基于TIDSK6711平臺的將模擬視頻進行數(shù)字化處理的系統(tǒng)設(shè)計方案，其中視頻解碼模塊完成復(fù)合視頻信號數(shù)字化，音頻A/D模塊完成語音信號數(shù)字化，同時采用大容量的SDRAM存儲器作為幀緩存，用FPGA完成其控制接口，整個系統(tǒng)以DSK6711為構(gòu)成數(shù)據(jù)處理單元，此系統(tǒng)可以完成電視圖像信號的去隔行掃描轉(zhuǎn)換﹑低分辨率向高分辨率轉(zhuǎn)換等視頻信號處理，也可以進行實時視頻和音頻數(shù)據(jù)壓縮處理。關(guān)鍵字：數(shù)字電視NTSC去隔行掃描視頻壓縮DSPFPGA

DesigningDigitalVideoDecoderBasedonDSPZHOUXiaoboYINHanchunXIAJunTANGYongming(DisplayTechnologyRDCenter,DepartmentofElectronicEngineering,SoutheastUniversity,Nanjing210096,P.R.China)

ABSTRACT:Inthispaper,asystemicdesignofthedigitalvideodecoderbasedonTIDSK6711ispresented.Inwhich,theanalogvideosignalwasdigitizedinthevideodecodemoduleandtheaudioanalogsignalwasdigitizedinaudioA/Ddecodemodule.HighcapacitySDRAMmemorywasusedtobufferthedigitizedframe,theinterfaceoftheSDRAMwasrealizedbyFPGA.ThecentraldataprocessingunitwascompletedinDSK6711.Thisvideodecodersystemcanbeappliedtodigitalvideoprocessingsuchasde-interlacing,resolutionconvert,andrealtimevideoaudiocompression.KEYWORDS:digitalTV；NTSCde-interlacing；videocompressionDSPFPGA

隨著數(shù)字電視和高清晰度電視技術(shù)的發(fā)展和成熟，標(biāo)準(zhǔn)數(shù)字和高清晰度電視已成為未來電視系統(tǒng)的必然趨勢。整個數(shù)字電視系統(tǒng)從技術(shù)層面上來講，包括數(shù)字視頻信號節(jié)目源﹑信號傳輸以及終端接收三部分。由于傳輸網(wǎng)絡(luò)傳輸帶寬的限制，因此，解決傳輸大容量的數(shù)字視頻信號的問題成了數(shù)字電視的關(guān)鍵所在。于是數(shù)字視頻編碼壓縮技術(shù)應(yīng)運而生，成百成千倍地壓縮視頻信號，解決了傳輸上的問題。隨著國家廣電總局對數(shù)字電視的衛(wèi)星傳輸標(biāo)準(zhǔn)﹑有線傳輸標(biāo)準(zhǔn)﹑地面?zhèn)鬏敇?biāo)準(zhǔn)的陸續(xù)制定，數(shù)字電視漸漸地進入人們的生活，但是完全實現(xiàn)電視的數(shù)字化還有很漫長的路程，模擬電視和數(shù)字電視將會在很長的一段時間內(nèi)并存?，F(xiàn)在市場上有售的數(shù)字化電視接收機(PDP，LCD，DLP)接收的仍然是復(fù)合視頻信號，其數(shù)字化的概念是指對模擬視頻的數(shù)字化，并不是完全意義上的數(shù)字電視接收機。盡管如此，對模擬視頻的數(shù)字化也包括了不少技術(shù)問題，如電視信號具有不同的制式而且采用復(fù)合的YUV信號方式，而計算機直接工作在RGB空間；電視機是隔行掃描，計算機顯示器大多逐行掃描；電視圖像的分辨率與顯示器的分辨率也不盡相同等等。因此，模擬視頻的數(shù)字化主要包括色彩空間的轉(zhuǎn)換﹑光柵掃描的轉(zhuǎn)換以及分辨率的統(tǒng)一等等。1硬件設(shè)計TI公司的IDK(影像開發(fā)套件)是一套成熟的DSP硬件開發(fā)平臺。為了給數(shù)字化電視接收機提供高品質(zhì)的視頻圖像信號源，我們開發(fā)了一套與DSP芯片連接的數(shù)字視頻處理系統(tǒng)作為DSK6711平臺的子卡，，同時兼顧了視頻信源編解碼的開發(fā)。本數(shù)字視頻處理系統(tǒng)采用了先進的板間嵌入的設(shè)計理念和堆棧式結(jié)構(gòu)形式，共有三部分組成：視頻采集板(PCB2)﹑視頻存儲顯示子卡(PCB3)和DSK6711(PCB1)開發(fā)板。圖1為本系統(tǒng)結(jié)構(gòu)框圖。

1)DSK6711開發(fā)板(PCB1)DSK6711開發(fā)板是TI（德州儀器公司）為DSP開發(fā)人員提供的一種硬件實時調(diào)試平臺，選用TMS320C6711B作為處理器，在板擴展2個16Mbit的SDRAM，一個音頻解碼與編碼電路，通過HPI接口與PC機相連接，是軟件進行實時調(diào)試和數(shù)據(jù)交換的通訊接口。TMS320C6711B是一款浮點DSP芯片，其片外時鐘頻率可以達到150M，其體系結(jié)構(gòu)采用甚長指令字(VLIW)結(jié)構(gòu)形式，單指令字長為32bit，8個指令組成一個指令包，總字長為。芯片內(nèi)部設(shè)置了專門的指令分配模塊，可以將每個256bit的指令包同時分配到8個處理單元，并使8個處理單元同時運行。通過片內(nèi)的鎖相環(huán)路(PLL)將輸入時鐘倍頻獲得，這樣可以使CPU的處理能力達到2400MIPs。DSK6711開發(fā)板提供了音頻信號處理的DSP硬件平臺，為了適應(yīng)不同系統(tǒng)用戶的要求，TI為其設(shè)計了一種接口標(biāo)準(zhǔn)(EMIF和外設(shè)接口)，專門用于第三方用戶開發(fā)DSK6711的子板以適應(yīng)不同的應(yīng)用場合。EMIF兼容8bit/16bit/32bit的異步存儲器和同步存儲器，20根地址線和獨立的字節(jié)讀寫使能信號，兩組獨立的片選信號﹑讀信號﹑寫信號分別控制兩個不同的存儲器，每個存儲器的容量可達到128Mbit。外設(shè)接口提供了2個多通道串口MCBSP，2個計數(shù)器，2個通用IO口和CPU的中斷信號。2)視頻采集(PCB2)模擬視頻信號中不僅包含圖像信號，還包含行同步、行消隱、場同步、場消隱等信號。視頻解碼的目的就是將復(fù)合視頻、YC分量等模擬視頻信號進行AD轉(zhuǎn)換以獲取圖像的數(shù)字信號，同時提取其中的同步和時鐘信號。Philips公司的視頻解碼芯片SAA7111a，支持對NTSC和PAL制視頻信號的自動轉(zhuǎn)換，自動進行50/60Hz場頻的檢測，可對NTSC、PAL、SECAM制式視頻信號的亮度和色度進行處理。它擁有4路模擬輸入﹑4路復(fù)合視頻(CVBS)或2路YC或1路YC和2路CVBS輸入?？稍O(shè)置CVBS或YC通道為靜態(tài)增益控制或自動增益控制(AGC)。擁有2路亮度和色度梳狀濾波器，可對亮度、對比度、光圈和飽和度進行控制。可支持以下輸出格式:4:2:2(16位)﹑4:2:2(CCIR6018位)﹑4:1:1(12位)YUV格式或8:8:8(24位)﹑5:6:5(16位)RGB格式。這種多格式的數(shù)據(jù)總線形式為設(shè)計者提供了靈活的選擇空間。

3)視頻存儲顯示子卡(PCB3)視頻存儲顯示子卡建立DSK6711的標(biāo)準(zhǔn)接口的基礎(chǔ)之上，由一塊大容量邏輯控制FPGA芯片，多幀視頻存儲電路，以及視頻(VGA)編碼電路組成，并帶有模擬視頻采集板的數(shù)字輸入接口和數(shù)字視頻信號輸出接口。既可作為多種不同系統(tǒng)軟件的開發(fā)使用，也可直接應(yīng)用于數(shù)字化電視接收機。邏輯控制FPGA主芯片采用ALTERA的EP20K160EFC484-2X。EP20K160E邏輯門多達40萬系統(tǒng)門，LE單元6400個，可定義IO口316個，宏單元640個，內(nèi)嵌80K的RAM，片內(nèi)集成兩個鎖相環(huán)(PLL)，可以完全滿足對視頻存儲控制和某些視頻圖像處理的要求。FPGA邏輯控制芯片主要完成對SDRAM﹑DSK6711的EMIF﹑視頻輸入﹑視頻輸出的邏輯控制。SDRAM選用現(xiàn)代半導(dǎo)體公司的HY57V641620HG同步動態(tài)存儲器，同步時鐘頻率達到133M，其存儲容量為64Mbit，數(shù)據(jù)總線寬度16bit?？梢源娣哦噙_8幀的分辨率為﹑Y:U:V為4:2:216bit數(shù)據(jù)格式的視頻圖像，采用低電壓供電方式可以降低峰值功耗，所有的輸入輸出信號電平兼容LVTTL。復(fù)合視頻信號采用的是隔行掃描方式，VGA顯示模式采用的是640線逐行掃描方式，設(shè)計中將把采集得到的數(shù)字信號存儲起來，由DSP來完成TV信號的去隔行掃描，再把得到的逐行YUV數(shù)字信號或RGB數(shù)字信號送到VGA視頻編碼器的D/A模塊完成數(shù)字信號向模擬信號的轉(zhuǎn)換。編碼芯片采用TI的TVP3026。4)電源設(shè)計由于半導(dǎo)體制造工藝的原因，低電壓器件的成本比傳統(tǒng)5V器件更低，功耗低，性能更優(yōu)，加上多數(shù)器件的I/O腳可以兼容5V/3.3VTTL電平，而且還可以直接應(yīng)用在原有系統(tǒng)中，因此，3.3V/2.5V1.8V/1.5V等低電壓SOC芯片和ASIC芯片得到各大IC公司的大力推崇和發(fā)展，現(xiàn)在大多數(shù)的DSP芯片廠商和PLD/FPGA的芯片廠商都采用低電壓供電設(shè)計。設(shè)計低電壓系統(tǒng)的電源通常可以采用三種方法：1、采用低壓差線形穩(wěn)壓芯片(LDO)；2、開關(guān)電源也是實現(xiàn)電源轉(zhuǎn)換的一種方法，效率高，動態(tài)輸入范圍大，但電路設(shè)計要復(fù)雜得多，調(diào)試繁瑣；3、可以直接購買DC/DC電源模塊，但是價格比較貴。從子卡的功耗和減少電磁干擾的角度來考慮，我們在視頻存儲顯示子卡的電源設(shè)計上選用了小功率的低電壓線性穩(wěn)壓器。其主要的優(yōu)點是：所需外部元件數(shù)目少，成本低，調(diào)試簡單，紋波小，無電磁干擾。主要的弱點是：工作效率低(70%)，功耗大，有些情況下需要給器件本身散熱。2軟件設(shè)計顯示存儲子卡的邏輯控制軟件設(shè)計有分為I2C模塊﹑SPI模塊﹑EMIF模塊﹑SDRAM控制模塊﹑視頻輸出FIFO五個部分。圖3為子卡的軟件結(jié)構(gòu)框圖。由于現(xiàn)在的CPLD/FPGA的規(guī)模越來越大，軟件設(shè)計越來越復(fù)雜，用戶軟件設(shè)計可以直接調(diào)用現(xiàn)成的IP核以避免一些不必要的重復(fù)勞動。

1)I2C模塊I2C總線是一種用于IC器件之間連接的二線制半雙工總線，它包括:串行數(shù)據(jù)線SDA、串行時鐘線SCL，利用兩根線實現(xiàn)總線上的器件之間的信息傳送，可連接多種功能器件、每種功能器件多可接8片，每個器件可通過地址編碼加以識別。子卡上的SAA7111a和TVP3026都是I2C器件，其初始數(shù)據(jù)配置是通過I2C總線進行的。SDA和SCL都是雙向I/O口線，(針對外圍器件SCL是單向的)內(nèi)部集電極或漏極開路形式，使用時需加上拉電阻到電源上。當(dāng)總線空閑時兩線均是高電平，傳輸速率為100kbit/s。I2C總線上的數(shù)據(jù)傳送如圖4所示?？偩€上傳送的每一幀數(shù)據(jù)均為1個字節(jié)。啟動總線后，要求每傳送1個字節(jié)后，對方回應(yīng)一個應(yīng)答位。在發(fā)送時，首先發(fā)送位。每次傳送開始有起始信號，結(jié)束時有停止信號。在總線傳送完1個字節(jié)后，可以通過對時鐘線的控制，使傳送暫停，這時可在應(yīng)答信號后使SCL變低電平，控制總線暫停。當(dāng)主節(jié)點要求總線暫停時亦可采用同樣的方法。圖4是FPGA向外圍I2C器件發(fā)送01010011和01001001這兩個數(shù)據(jù)的情況。

2)SPI模塊串行外圍設(shè)備接口(SPI)是MOTOROLA公司提出的一個同步串行外設(shè)接口。允許CPU與各種外圍接口器件以串行方式進行通信、交換信息，其傳輸速率達到50Mbit/s。它使用4條信號線：串行時鐘線(SCK)、主機輸入/從機輸出線(MISO)、主機輸出/從機輸入線(MOSI)、低電平有效的使能信號線(CS)。圖5為SPI總線時序圖。

在子卡的設(shè)計中我們把DSP的一個MCBSP作為SPI的主設(shè)備，F(xiàn)PGA的一個SPI模塊作為從設(shè)備。如圖6所示。

3)SDRAM控制模塊SDRAM具有多種工作模式，內(nèi)部操作是一個相對復(fù)雜的狀態(tài)機。SDRAM器件的管腳分為以下幾類：A：控制信號包括片選，時鐘，時鐘使能，行列地址選擇，讀寫選擇，數(shù)據(jù)有效。B：地址時分復(fù)用管腳，根據(jù)行列地址選擇管腳，控制輸入的地址為行地址或列地址。C：數(shù)據(jù)雙向管腳。SDRAM的控制模塊可以分為幾個小模塊，如圖7所示。其中“脈沖產(chǎn)生模塊”為模塊，它負責(zé)產(chǎn)生一系列單脈沖信號，如行、列激活脈沖，刷新脈沖等，這些信號都嚴(yán)格按照SDRAM的標(biāo)準(zhǔn)時序產(chǎn)生，然后送至后級“SDRAM控制信號輸出模塊”，通過它對SDRAM的行、列地址計數(shù)，并產(chǎn)生的SDRAM控制信號(如：/CAS、/RAS，行、列地址等)。“解碼模塊”負責(zé)解釋主控制器發(fā)送的控制命令，并將對應(yīng)的信號發(fā)送到“脈沖產(chǎn)生模塊”及“控制模塊”?！翱刂颇K”負責(zé)發(fā)出一些控制信號對外圍芯片(如：緩沖存儲器，總線緩沖器等)進行相應(yīng)的操作?！俺跏蓟K”按照SDRAM的初始化程序發(fā)出一些控制信號給“脈沖產(chǎn)生模塊”，對SDRAM進行初始化及一些設(shè)置。“自動刷新模塊”負責(zé)對刷新時間計數(shù)，在需要刷新時向“脈沖產(chǎn)生模塊”提出刷新要求，等SDRAM完成讀寫任務(wù)后便發(fā)出刷新脈沖。

4)EMIF模塊EMIF模塊的內(nèi)部硬件結(jié)構(gòu)有三部分構(gòu)成：EMIF同步時序電路、輸入/輸出數(shù)據(jù)緩沖存儲器以及地址譯碼單元。A、同步時序電路主要功能是產(chǎn)生CPU中斷信號，觸發(fā)DMA都控制事件，并為輸入/輸出數(shù)據(jù)緩沖存儲器提供同步時鐘信號和控制信號。B、輸入/輸出數(shù)據(jù)緩沖存儲器考慮到視頻采集輸出總線(4:2:2)16bit﹑存儲芯片的數(shù)據(jù)總線16bit﹑DSP的數(shù)據(jù)總線32bit﹑YUV信號在SDRAM的存儲格式﹑象素同步時鐘和SDRAM同步時鐘等諸多方面的因素，因此，采用不同結(jié)構(gòu)的輸入/輸出數(shù)據(jù)緩沖存儲器。C、地址解碼器TI的EMIF為不同的存儲提供了無縫接口，我們利用了CE2和XA[21:2]，子卡上的SDRAM的存儲空間和DSK6711上的存儲芯片通過地址解碼器進行統(tǒng)一編址。幀同步信號作為中斷信號，CPU通過中斷信號的獲取來完成EDMA的初始化，這樣EDMA就可以獲得CPU外部數(shù)據(jù)總線的使用權(quán)，在外部存儲器之間進行大容量的數(shù)據(jù)傳輸。3結(jié)束語本文主要介紹一套基于DSP的數(shù)字視頻圖像處理系統(tǒng)的設(shè)計方案，其應(yīng)用范圍相當(dāng)廣泛。此系統(tǒng)充分利用了DSK6711的硬件平臺，避免了DSP高頻電路板的設(shè)計過程，不僅可以減少設(shè)計成本，而且可以縮短開發(fā)周期。

參考文獻

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