時(shí)序分析基礎(chǔ)

FPGA/CPLD應(yīng)用技術(shù)電子信息工程技術(shù)專業(yè)課程項(xiàng)目化實(shí)施課程Electronicinformationteachingresource

等效電路模型

幾個(gè)重要概念時(shí)序分析基礎(chǔ)時(shí)序分析基礎(chǔ)TimingAnalysisBasics時(shí)序邏輯電路設(shè)計(jì)中的等效模型時(shí)序電路設(shè)計(jì)中的等效模型DCLKQ組合邏輯DCLKQ組合邏輯輸入CLK1輸出CLK2時(shí)序邏輯電路由組合電路和D觸發(fā)器組成，當(dāng)clk1和clk2相同時(shí)，為同步時(shí)序電路；當(dāng)clk1和clk2不同時(shí)，為異步時(shí)序電路幾個(gè)重要概念建立時(shí)間和保持時(shí)間DCLKQCLKDTsetupThold建立時(shí)間(Tsetup):時(shí)鐘有效沿到來之前數(shù)據(jù)應(yīng)該保持穩(wěn)定的時(shí)間保持時(shí)間(Thold):時(shí)鐘有效沿到來之后數(shù)據(jù)應(yīng)該保持穩(wěn)定的時(shí)間幾個(gè)重要概念DQPRECLKCLR時(shí)鐘信號(hào)上不允許有毛刺；建立_保持時(shí)間滿足要求；異步置位、清零信號(hào)上不允許有毛刺；異步置位、清零信號(hào)上不允許同時(shí)有效。

D觸發(fā)器正常工作的條件?問題1：下面電路是否違反建立保持時(shí)間條件？幾個(gè)重要概念時(shí)序分析基礎(chǔ)⑴⑶電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，而時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立_保持時(shí)間的要求假設(shè)觸發(fā)器的建立時(shí)間要求為：T_setup，保持時(shí)間要求為：T_hold，路徑（1）的延時(shí)為：T1，路徑（2）的延時(shí)為：T2，路徑（3）的延時(shí)為：T3，時(shí)鐘周期為T_cycleCLKDFF1CLK組合邏輯CLKDFF2OUTPUTD2⑵QDQDT1REG2（Q）CLK（REG2）nn+1nn+1T_cycle△TTsThT1Ts＝（T_cycle+△T)－T1，Th＝T1－△T，令△T＝T3－T2,則：條件1：如果T_setup<Ts，這說明信號(hào)比時(shí)鐘有效沿超過T_setup時(shí)間到達(dá)REG2的D端，滿足建立時(shí)間要求，反之則不滿足。條件2：如果T_hold<Th，這說明在時(shí)鐘有效沿到達(dá)之后，信號(hào)能維持足夠長(zhǎng)的時(shí)間，滿足保持時(shí)間要求，反之則不滿足。從條件1和2可以看出，當(dāng)△T>0時(shí)，T_hold受影響；當(dāng)△T<0，T_setup受影響。CLK（REG1）REG2（D）時(shí)序分析基礎(chǔ)如果我們采用的是嚴(yán)格的同步電路設(shè)計(jì)，即設(shè)計(jì)只有一個(gè)時(shí)鐘CLK，并且來自時(shí)鐘PAD或時(shí)鐘BUFF（全局時(shí)鐘），則△T對(duì)電路的影響很小，幾乎為0；如果采用的是異步電路，設(shè)計(jì)中時(shí)鐘滿天飛，無法保證每一個(gè)時(shí)鐘都來自強(qiáng)大的驅(qū)動(dòng)BUFF（非全