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文檔簡介

可編程邏輯器件原理及應用

中山大學物理學系陳第虎

引言

20世紀60年代初

工業(yè)控制(過程控制)繼電器控制

特點:固定的連接方式

缺點:一旦過程變動,需要重新設計、連線和安裝,產(chǎn)品升級或改進不容

60年代末

小型計算機的出現(xiàn)和生產(chǎn)規(guī)模的擴大,以及多機群控制,已采用小型機代

替繼電器,實現(xiàn)工業(yè)控制。

1969年世界第一臺可編程控制器的出現(xiàn)

70年代后期

隨著微電子技術(shù)的發(fā)展和計算機的速度發(fā)展,PLC具有更多的計算機功

能,不僅取代了硬件連線,而且增加了運算、數(shù)據(jù)傳聯(lián)和數(shù)據(jù)處理功能

目前工業(yè)控制及自動化主要方法:

單片機(PC機):靈活、軟件控制為主,需外加接口、輸入輸出接口;

適合家電、通訊、電子產(chǎn)品及儀器儀表;

PLC(可編成控制器):靈活、軟硬件可變、易擴展;

適合機械設備、工業(yè)控制系統(tǒng)及自動化生產(chǎn)線等設備;

ASIC(專用集成電路):軟硬件基本定制不變;適用于特定用途

教材:

《可編程邏楫器件原理、方法與開發(fā)應用指南》

曹偉編著:國防科技大學出版社1993

《可編程邏輯陣列FPGA和EPLD))

金革編著:中國科技大學出版社,1996

參考書:

((PLD/GAL可編程邏輯器件原理和應用》

應鋼編著:學怨苑出版社1993

《可編程陣列邏輯PAL原理與應用》

周建民編著:中國科技大學出版社,1991

《通用邏輯陣列GAL?

周永釗編著:中國科技大學出版社,1989

《標準集成電路手冊PAL電路》

電子工業(yè)出版社

本課程內(nèi)容:

第一章可編程邏輯器件概述

可編程邏輯器件的基本結(jié)構(gòu)

可編程邏輯器件器件的演變和特點

第二章邏輯設計的基本知識

基本邏輯單元

布爾表達式的演算和簡化卡諾圖

時序電路器件第一節(jié)

門陣列設計方法

標準單元法

硅編譯器

第三章PLD器件產(chǎn)品綜述

PAL器件的基本結(jié)構(gòu)和工作原理

PAL器件命名法和封裝技術(shù)

TTL和CMOS的PAL器件

CMOS的PAL器件

ECL的PAL器件

其它PLD器件

第四章可編程邏輯器件的設計方法

PLD的設計方法

設計方法和設計過程概述

設計的構(gòu)思

PLD器件的選擇

設計的實施

器件的編程和測試

PAL器件的編程

設計實例1:組合邏輯設計-設計基本邏輯

設計實例2:寄存器型邏輯設計-設計基本觸發(fā)器

第五章常用數(shù)字邏輯器件的設計方法

組合型邏輯設計

寄存器型邏輯設計

狀態(tài)機設計

第六章PLD的編程設計軟件

綜述

JEDEC文件格式

PLUSASM匯編軟件

第七章FPGA和EPLD器件的應用

CPLD的基本結(jié)構(gòu)和分類

Altera和Lattice的CPLD

FPGA的基本結(jié)構(gòu)和分類

Xilinx的FPGA

Xilinx自動CAE工具概述

FPGA設計流程

CPLD設計流程

美國通用汽車公司(GM)公開招標,對汽車生產(chǎn)線控制系統(tǒng)進行改造。其基本要

求為:

把小型計算機的功能和繼電器結(jié)合起來,但編程比計算機簡單、易學和操作方便比繼

電器控制系統(tǒng)的設計周期短,更改容易,且成本低系統(tǒng)通用性強

1969美國數(shù)字設備公司(DEC)研制出世界第一臺可編程控制器PLD(Programmable

logiccontroller),并在GM汽車生產(chǎn)線上應用成功

第一章可編程邏輯器件概述

1.可編程邏輯器件的發(fā)展

邏輯器件

可編程邏輯器件

PLD器件的演變

2.可編程邏輯器件的特點

簡化系統(tǒng)設計,高性能,高可靠性和低成本

3.可編程邏輯器件的基本結(jié)構(gòu)

PROM基本結(jié)構(gòu)

PLD基本結(jié)構(gòu)

PAL基本結(jié)構(gòu)

GLA基本結(jié)構(gòu)

FPLA基本結(jié)構(gòu)

EPLD基本結(jié)構(gòu)

4.邏輯器件及其特點

邏輯器件:

可用來實現(xiàn)各種邏輯功能的器件,最基本的邏輯器件關(guān)系為“與”,

“或”,“非”

廣為應用的門電路都是邏輯電路,如:

74LS08四2輸入或門”或“邏輯

74LS32四2輸入與門”與“邏輯

復雜的邏輯功能器件:MPU和CUP,(01)

邏輯器件的特點:

標準單元器件:市場上的定型產(chǎn)品

訂制器件:按要求特制;芯片面積小、成本高、設計周期長,

由“標準件”組合成“特定的邏輯功能芯片”是很麻煩的

電路設計一電路板設計一焊接一調(diào)試一成品(如時鐘芯片)

5.可編程邏輯器件及其特點

可編程邏輯器件PLD(ProgrammableLogicDevice)

由編程來確定邏輯功能器件的總稱,屬于門陣列結(jié)構(gòu)

優(yōu)點在于其揉性:用戶應用時完成邏輯功能構(gòu)造

6.PLD邏輯器件的特點:

集成度高、能充分利用Si片

極大的設計靈活性

大大縮短研制的周期

使復雜的設計輕而易舉

各種設計方法之間的比較

林最經(jīng)濟定數(shù)蝴門助工程設計

靈活性Sfr時耨

全定制偃低zooaooULtXlom-eooa1-洋X

0

標港單元低100000中石io(XHiooa26-5203X

3000000

npw低10000-中1000~100012HMX

2000000

SSUMSI低?中100QQ-低10-30in中

10000

PLD8件眸中10000-中200-100003-1Q0I申

丁斜耀)200000

PLD事件薛中5000-中200-1-29K

保戶翁程)20000010000

PLD器件的結(jié)構(gòu)

8網(wǎng)

物人項(AND)(Ok)

□1-3-1基中PLD方俄國

PLD器件基本結(jié)構(gòu)的邏輯規(guī)則

,6,一1一,八?丁:&陰以

小■崗坦立醫(yī)

陽i-Aj-■rnaiwaMot

PLD器件的演變及特點

PLD器件結(jié)構(gòu)歸納

器件“與”陣列“或”陣列輸出選擇

PROM固定可編程TS,OC

FPLA可編程可編程TS,OC,可控極性

PAL可編程可編程TS,寄存器,反依,

I/O

GAL可編程固定TS,OC,可控極性

FPGA可編程無由用戶定義

EPLD可編程可編程同PAL

PLC(ProgrammableLogicController)現(xiàn)狀

制成標準的模塊芯片的控制器(專用使用手冊)

FPGA模塊

CPLD模塊

主要廠家

Xilinx(FPGA、EPLD)

Altera(CPLD、FPGA)

Lattice(CPLD)

其他公司

系列比較表

EPLDFPGA

玷構(gòu)XC7200XC7300XC2000/XC3XC4000

000

pt£?,wnnEM,喬以QmM,左^NSb

550001廢、seam

邏輯功能35住單元翻t18-144TS?jcMs(n-75oonnulaougooon

4-etfM.?2V102-18TPML22V10NSPIJDTTUM8PLD

設計時序曦、PALU醍、PALS

>100l?1Z>100ht1z

UO費目3fr-723&-156樂曲HI陣樂曲l年

列9B~17B列64~295

工藝技術(shù)CMO&EPROMCMO&EPROMCMO&CMO《M2E

RAMRAM

取程方式PRObMSSPRCM8&*

設M班內(nèi)

重復期程可Uk財聯(lián)0砌

后后品可在幾筋品可在幾卻

I

PROM(Programmableread

onlymemory)

最早的PLD器件,存在存儲器或邏輯器件應用的爭論

某本結(jié)構(gòu):一個固定的“與'’陣列輸出到一個可編程的“或”陣列

類型:PROM、EPROM、E2PROM

應用:簡單邏輯電路、軟件存儲、代碼轉(zhuǎn)換、函數(shù)產(chǎn)生、字符顯示

PROM基本結(jié)構(gòu)

FPLA(FieldProgrammableLogic

Array)

1974年Signetics推出雙極型現(xiàn)場可編程邏輯陣列

最早實用的PLD器件

基本結(jié)構(gòu):“與”陣列和“或”陣列均可進行編程

類型:EPROM、E2PROM技術(shù)

缺點:不靈活的結(jié)構(gòu)、大的封裝和高成本,使應用受限

FPAL基本結(jié)構(gòu)

PAL(ProgrammableArrayLogic)

1977年單片存儲器件公司(MMI)研制的可編程陣列邏輯

克服了FPLA器件的許多不足之處

基本結(jié)構(gòu):“與”陣列可編程,“或”陣列固定

技術(shù)類型:熔絲技術(shù)、EPROM,E2PROM技術(shù)

PAL器件在市場迅速占領(lǐng)了主要地位

PAL的結(jié)構(gòu)

PLA三種基本的輸出機構(gòu)

隨人R博加I/O

GAL(GenericArrayLogic)

1986年由Lattice公司推出的通用可編程陣列邏輯

采用了E2PROM技術(shù),最早實現(xiàn)電可察出和改寫的PLD器件

基本結(jié)構(gòu):輸出結(jié)構(gòu)是可編程的,由兩片GALI6V8(20所)和

GAL20V8(24所)能仿真所有的PAL

特點:每個輸出腳上都集成有一個輸出邏輯宏單元OLMC(output

LogicMacroCell)

優(yōu)點:其設計具有很強的靈活性、研制和開發(fā)新的電路系統(tǒng)極其

方便,可實現(xiàn)較高速度的邏輯電路

缺點:結(jié)構(gòu)簡單、僅能實現(xiàn)小規(guī)模的電路,通常只有幾百門、最

高2000門;電路用乘積項描述,乘積項太多器件互連復雜

1-3-12GALimcn

GAL器件的輸出邏輯宏單元(OLMC)

Cl<

OLMC的結(jié)構(gòu)形式

EPLD(FieldProgrammableLogic

Device)

1992年Xilinx公司先進的現(xiàn)場可編程邏輯器件EPLD

基于EPROM、技術(shù)和CMOS技術(shù)、并增加了高速功能模塊和高密度模塊,是對FPGA的有力補充

邏輯門數(shù)從300-4000門,管腳數(shù)從20-288腳

基本結(jié)構(gòu):包含9個可編程的“與”/“或”陣列驅(qū)動的宏單元任何一個引腳的輸入或宏單元輸出都可連到另■

任何單元

特點?

強的布線功能:

獨特的結(jié)構(gòu)使其內(nèi)連率很高,不需人工布線來優(yōu)化速度和密度可預測的邏輯與內(nèi)連時序延遲:

時序延遲是均勻的,可在邏輯實現(xiàn)前預測單片結(jié)構(gòu)的電可擦除和重復編程器件,無須外掛ROM,保密性大

大加強。

特別適合完成各類算法和其他組合邏輯,更適合完成多時序的邏輯

典型產(chǎn)品:XC7000,如XC7336、XC7354.XC7372等

FPLA的基本結(jié)構(gòu)

■個—IKN

XC7300系歹ij

IXC7336IXC7354IXC7372IXC73108IXC73M4

宏單族I~~36~~I~~S4~~I~~72~~IIMI144

功能模塊數(shù)[4~~i6i~~a~~i~~n~~i~~is~~

繼**~~I~~36~~I108I126I~~IM~~I~~234

供孰7K~~I~~18~~I~~30~~I~~30~~I~~42~~I~~54

信號引角數(shù)I48I120I120I~~120I156

Xilinx公司的XC7300系列模塊圖

FPGA(FieldProgrammableGate

Array)

1987年Xilinx公司推出現(xiàn)場可編程門陣列

特點:先將邏輯劃分,使其對應于各邏輯塊,然后通過連

線和互連開關(guān)實現(xiàn)功能邏輯

基本結(jié)構(gòu):“與”陣列可進行編程、無“或”陣列、用戶自定義輸出選擇

類型:EPROM、E2PROM技術(shù)、工作頻率230MHz、1200-20000H

優(yōu)點:FPGA應用前景廣泛,尤其適合新產(chǎn)品研究。愛國者導彈和

PentiumCPU的研制都用FPGA技術(shù)

目前Xilinx公司的XC2000、XC3000,XC3020,XC3100,XC4000.XC4002都是最常用的的FPGA器

XC2064的長線、I/O時鐘及直接連線

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第二章邏輯設計方法和基本知識

第一節(jié)基本邏輯單元

三種基本的門:所有其它組合邏輯功能都可由這三種門單之產(chǎn)生。

邏輯門表示法符號希爾符號

NOT(非)一或/A-或/(非、負)

AND(與)A*B*與(積)

OR(或)A+B+(和)

二邏輯門等效于

AND和NOT:NAND與非門

OR和NT:NOR或非

任何邏輯功能都可以表示為“與非門”或者“或非門”的功能。

三種基本邏輯門的真值表

AB/AA*BA+B

00100

01101

10001

11011

運算符的優(yōu)先級

正常的運算次序是:NOT,AND,OR,括號中的內(nèi)容總是比表達式的其它部分先進行運算。例:

ABCDA*B+A"B+A*(B-WA)*A*(BW

內(nèi)C+D/A*(C+D)C+D(C+D)

00000000

01101100

10011010

11111111

交換律、結(jié)合律和分配律

AND功能和OR功能可以交換和結(jié)合。

操作數(shù)可以任何次序出現(xiàn),而不會影響功能的運算結(jié)果:

1.交換律

ABC(A*B)*CA*(B*C)(A+B)+CA+<B4C)

0000000

0110011

]0[00[1

1111111

2.結(jié)合律

ABC(A*B)*CA*(B*C)(A+B)+CA-HB+C)

0000000

0110011

1010011

1111111

3.分配律

1.A*(B+C)=(A*B)+(A*C):象標準的代數(shù)規(guī)則(乘對加)

2.A+(B*C)=(A+B)*(A+C):真值表或邏輯變換證明(加對乘)

4.對偶性

對偶性原理:

-如果用*替換+,+替換*,1替換0,0替換1,則替換后的表達式與原等式等同。

-因此只要證明第?條分配律是正確的,通過對偶性就能證明第二條分配律的正確性。

5.邏輯運算的法則

四條基本公理

-公理1:a.X+O=Xb.X*O=O

-公理2:a.X+/X=lb.X*/X=0

-公理3:a.X+Y=Y+Xb.X*Y=Y*X

-公理4:a.X*(Y+Z)=(X*Y)+(X*Z)b.X+(Y*Z)=(X+Y)*(X+Z)

九條基本交理

-定理1:a.X+X=Xb.X*X=X

-定理2:a.X+l=lb.X*0=0

-定理3:/(/X尸X(不包括具有對偶的元素+、*、1或0)

-定理4:a.X+(Y+Z尸(X+Y)+ZIb.X*(Y*Z)=(X*Y)*Z

-定理5:a./(X+Y)=/X*/Yb./(X*Y)=/X+/Y

-定理6:a.X+(X*Y)=Xb.X*(X+Y)=X

-定理7:a.(X+Y)+(X*/Y)=Xb.(X+Y)*(X+/Y尸X

-定理8:a.X+(/X*Y)=X+Yb.X*(/X+Y)=X*Y

-定理9:a.(X*Y)+(/X*Z)+(Y*Z)=(X*Y)+(/X*Z)b.(X+Y)*(/X+Z)*(Y*Z)=(X+Y)*(/X+Z)

除定理3,每個定理或公理都有二種形式,屬對偶性原理的關(guān)系。

化簡時將表示式中所仃邏輯變量取非后再寫成其對偶表達形式,即可完成轉(zhuǎn)換:

-例:/(A*/B+A*C+/A*B*D)

-第一步取非,/A*B+/A*/C+A*/B*/D

-第二步取對偶形式,(/A+B)*(/A+C)*(A+/B+/D)

定理5,又稱為狄.摩根(DeMorgan)定理。

第二節(jié)希爾表達式的演算和簡化

任何復雜的邏輯表達式都可簡化為“二級”形式,即輸入到輸出的二級門電路、“積之和”

(SOP)或“和之積”(POS)?

幾個基本概念:

1.乘積順:一個簡單變量或多個變量的邏輯求積,其中變量也可為求補變量

2.和項:一個簡單的變量或多個變量的邏輯求和,變量也可為求補變量。

3.標準項:標準項是個乘積項或和項,其中每個變量不能使用多次。

4.最小項:最小項是-?個乘積項,包含每一個變量一次且只有一次(可以是真值或求補)。

5.最大項:最大項是一個和項,它包含每一個變量--次且只有一次(可以以是真值或求補)o

6.積之和表達式:它是一個乘積項或多個乘積項邏輯求和。

7.和之積表達式:它是一個和項或多個和項的邏輯求積。

例如:

-A*B*C乘積項

-A+B+C和項

-A既是和項也是積項

-A+B*C既不是和項也不是積項

-A+/B和項-A*/B*/C是一個乘積項1/B即是和項,也是積項

-/A*B+A*/B是積之和(SOP)表達式

-(A+B)*(/A+/B)是和之積(POS)表達式

SOP或POS表達式能直接轉(zhuǎn)化為非常簡單的門電路,最簡單的門電路分為兩級,信號從輸入端到輸出

端的最長路徑是兩個邏輯門電路。

設計邏輯電路時,設計者可把已知變量分為輸入、輸出兩組,改變輸入變量的狀態(tài),看看每個輸入狀態(tài)下

輸出信號的變化,從而推演出邏輯表達式,如。

1、構(gòu)造輸入、輸出直值表

歸入輸出乘枳項和項

ABCF

0000ZA,/87cA+B+CMo

0010ZA7B*Cm.A+B-WC*

0101ZA?B7CgA-WB-FC眄

0111ZA'B'C叫A+?-WC岫

1000A*/B*/C/A+B-frC風

1010A7BP礫/A+B-WC岫

1101A,BTCG/A-WB4Cg

1110A*B*Cm./A-WB47C叫

2、推出SOP和POS表達式

將真值表中每個輸出為1的那些行的乘積項求和,推出SOP表達式。

A

F=m2+m3+m6=Zm(2,3,J=/AB"/C+/A.B*C+A^BVC

將真值表中每個輸出為0的行求積,推出POS表達式。

F=HVmJnVnVmknm(014A7)

=(A+B+C)*(A+B+/C)*(/A+B+C)*(/A+B+/C)*(/A+/B+/C)

3、簡化方程

簡化SOP方程

F=/A*B*/C+/A*B*C+A*B*/C-=/A*B*(/C+C)+A*B*/C-=/A*B+A*B*/C-=B*(/A+A*/C)=

B*(/A+/C)=/A*B+B*/C

或簡化POS方程

F=(A+B+C)*(A+B+/C)*(/A+B+C)*(/A+B+/C)*(/A+/B+/C)l=(A+B)*(/A+B)*(/A+/B+/C)I=B*(/A+/C)

ZA*B+B*/C

4、畫出邏輯實現(xiàn)電路

第三節(jié)卡諾圖

卡諾圖是化簡邏輯用的一種比較簡單的圖形方法,適用于幾個變量的邏輯運算(少于5、6個)。

可用于邏輯化簡,邏輯極小化,使表達式中乘積項或和項以及變量數(shù)目最小。

把邏輯函數(shù)的真值表相應的填入一個特定形式的方格內(nèi),就得出邏輯函數(shù)的卡諾圖。

卡諾圖是一個由多個小方塊組成的方框。每個小方塊用于一個最小項。當從一個小方塊移到其相鄰的小

方塊時,已有一個變量被取非。

“相鄰”包括每行,每列的兩端

F=A+B真值表F=A+B的卡諾圖

ABFA\B01

000

001

101

011111

111

二變量卡諾位置圖

A\B01

001

123

填入最小項的二變量卡諾圖

A\B01

0/A/B/AB

1A/BAB

二變量卡諾位圖

A\B01

001

123

四變量卡諾位置圖

AB\CD00011110

000[32

014576

1112131514

10891110

四變量卡諾圖

AB\CD00011110

000110

011010

111010

100001

從三變量邏輯函數(shù)Z=AC+AB/C畫卡諾圖真值表填圖

先把Z函數(shù)化為最小項表達式-Z=AC+AB/C=ACB+/B)+AB/C=ABC+A/BC+AB/C

由表達函數(shù)表示:

Z(ABC)=£(567)

卡諾位置圖

A\BC00011110

00132

14576

卡諾圖

A\BC00011110

00000

10111

若是邏輯函數(shù)表示最小項的列表形式,則在相應的方塊中填1,其它填0。

若是邏輯函數(shù)表示最大項的列表形式,則應在相應的方塊中填0,其它填1。

無關(guān)變量用X表示,它可以為1,也可為0,取決于是否能將邏輯簡化得更好形式。

如:F(A,B,C)=m(0,l,5,7)

A\BC00011110

01[

111

或F(A,B,C)=M(2,3,4,6)

A\BC00011110

000

100

用卡諾圖簡化邏輯表達式

相鄰小方格所代表的最小項之和可合并為一項,且可消除一個變量?!跋噜彙卑啃校苛械膬啥?。

簡化步驟:先將孤立為1的的小方格圈起來,再將兩個相鄰為1的方格圈起來,然后是4個,8

個….2n個圈起來。

邏輯簡化的關(guān)鍵:適當?shù)娜ο噜彽姆礁袢?,圈?shù)應畫的最少,而圈應盡量的大。

如I:1Y=/A/B/C/D+/A/B/CD+/A/BCD+/A/BC/D=/A/B-Y=/AB/C/D+/AB/D=/AB/C-Y=

Y(8,9,10,l1,12,13,14.15)=A

AB\CD00011110

000132

01j4_5]

11[12131514

10lA_911

第四節(jié)時序電路器件

復合邏輯設計(構(gòu)成最基本的邏輯門電路、觸發(fā)器)

-簡單組合邏輯設計;不使用存儲器,輸出由現(xiàn)行輸入決定,是最基本的邏輯門電路;多路開關(guān)編譯/譯

碼器、加法器、比較器

-時序邏輯設計;包含有存儲器,輸出由現(xiàn)行輸入和先前輸出信號的函數(shù)決定;觸發(fā)器、移位器、計算器、

狀態(tài)機、存儲器、控制器。

觸發(fā)器的分類(所有觸發(fā)器都可由“與“、“或"、"非”門構(gòu)成,狀態(tài)翻轉(zhuǎn)由時鐘控制)

-D觸發(fā)器:Qn+l=Dnn(輸出為二狀態(tài)。輸出信號為D)

-T觸發(fā)器:Qn+1=(/T*Q+T*/Q)n(輸出為二狀態(tài)。T為假時,Q保持先前狀態(tài))

-SR觸發(fā)器:Qn+1=(S+/R*/S*Q)n(輸出為三狀態(tài)。S為真時置位,R為真時復位)

-JK觸發(fā)器:Qn+1=(J*/Q+/K*Q)n(輸出為四狀態(tài)。J為真時置位,K為真時復位)

可編程邏輯電路的設計方法

門陣列設計方法

標準單元法

硅編譯器法(CAD)

電子設計自動化(EDA)

-VHDL硬件描述語言

-計算機輔助設計(CAD)

-計算機輔助制造(CAM)

-計算機輔助測試(CAT)

-計算機輔助工程(CAE)

第五節(jié)門陣列設計方法

集成電路產(chǎn)品分為兩種形式,即標準化系列產(chǎn)品(標準IC)和定制型產(chǎn)品(定制IC)

-標準IC是指目前市面上流行的諸如74系列TTL,74系列CMOS和10K或100K系列ECL

等產(chǎn)品.長期以來,這類IC被用來組裝各種機器系統(tǒng),它們具有價格便宜、測試方便、研制組裝中小

型機器系統(tǒng)靈活、便于維護、生產(chǎn)和更換筍優(yōu)點.但是其致命的缺點是性能差,體現(xiàn)在速度、功耗、體

積及可靠性等方面.因此,標準IC已不能滿足日益發(fā)展的高速大型機器系統(tǒng)對LSI電路的需要。

-定制型IC實質(zhì)上是研究在晶片上的組裝技術(shù),它把標準IC大量的外引線變成內(nèi)引線,從而實現(xiàn)高密

度的組裝;例如,MCA2500門陣列器件與用標準IC裝焊的相應系統(tǒng)進行比較,密度提高了700倍,

功耗下降到1/12.定制型IC又稱專專用集成電路(ASIC),它是IC生產(chǎn)廠家按用戶的特殊需要

研制生產(chǎn)的產(chǎn)品,具有高度保密性,不易被抄襲和仿制.最早出現(xiàn)的定制型產(chǎn)品是全定制IC,是廠家

專門為用生產(chǎn)的專用LSI或VLSI電路,具備電路系統(tǒng)的最佳性能,如體積小、速度快、功耗低、可

靠性高等.但研制周期長(有的長達1一2年)。并且當品種多和批量小時,研制費用十分昂貴。于是,

就導致了半定制產(chǎn)品的出現(xiàn)。

-半定制IC是指由IC生產(chǎn)廠家大批量生產(chǎn)的半成品芯片,而最后兒道布線互連工序按用戶的特殊需要

進行,這就很好地解決了大規(guī)模生產(chǎn)和小批量需要之間的矛盾.既滿足了用戶對電路性能的特殊需要,

乂達到了生產(chǎn)周期短、成本低的目的.特別是引進了計算機輔助設計工具(CAD)后。進步縮短了設

計生產(chǎn)周期(設計開發(fā)葉間一般為飛一4周),并有效地解決了設計可行性和產(chǎn)品可測性的問題,使

半定制IC成為實現(xiàn)用戶專用LSI電路的有效途徑.半定制IC包括數(shù)字陣列和線性陣列。數(shù)字陣列中

又分為門陣列(GateArray)、標準單元(StandardCell)和可編程邏輯器件(ProgrammableLogicalDevices)

門陣列概述

門陣列是定制VLSI(VeryLargeScaleIntegration)的■個重要分支。門陣列的應用覆蓋了從高性能計

算機到工業(yè)控制、儀器儀表、通訊、航空航天和軍事等各方面,現(xiàn)在門陣列方法巳成為電子工業(yè)的主力。

門陣列以其多品種、小批量和非重復性開發(fā)為支配因素優(yōu)于全定制方法.卜.面通過硅片制做過程的流程

圖來了解門陣列的生產(chǎn)過程和門陣列的概念.

O單個管芯

圖2-1-1晶片的圖形

該圖是經(jīng)過加工的晶片(Wafer),它含有很多管芯(Die),如圖中的小矩形方塊所示。將一個管芯

從晶片上切割卜.來,封裝后即成為集成電路,被封裝的管芯也稱為芯片(Chip).

(U3in>?

管芯由導電層、半導電層和非導電材料層構(gòu)成,這些層用來形成管芯的有源元件和無源元件.每一層上元

件的幾何尺寸由掩膜確定.晶片上的每一層對應于一個掩膜,掩膜上有每個管芯的重復圖案,因此所有

管芯的加工是同時進行的。上述過程適用于任何集成電路的生產(chǎn),不管是數(shù)字的或是摸擬,也不管是門

陣列或其他形式的ic.

圖2-1-2是晶片加工的示意圖。紫外光通過張掩膜板在晶片上形成?個圖形。這個圖形限制諸如雜質(zhì)

的參入途徑,氧化層和金屬層刻蝕方位等加工過程。當做完一層后,紫外光又通過另一張掩膜板在晶片

上形成另?個圖形,如此重復,直到預期的生產(chǎn)周期全部結(jié)束。

晶片測試、切割并封裝好管芯。根據(jù)標準IC和可編程IC制成成品或半成品。

門陣列與標準IC之間的個重要區(qū)別是門陣列作成半成品,最后的金屬布線層由定制人員設計,形成用

戶專用掩膜板,再將半成品定制成滿足用戶要求的功能器件。不同的掩膜板圖形是各不相同的,而且圖

形之間必須嚴格地相互關(guān)聯(lián)。

(減陽g

門陣列定義

門陣列是一種最典型、應用最早、應用最廣泛的半定制設計方法.采用門陣列方法時,集成電路制造廠家

首先設計制造出由許多相同的、有規(guī)則排列且相互間沒有連接起來的單元電路組成的半成品芯片,稱之

為“母片”。然后,IC生產(chǎn)廠家按照用戶的要求,進行結(jié)構(gòu)和邏輯設計,通過合適的掩膜確定管芯的

金屬化層,將母片上的各單元電路連接起來,形成具有指定功能的數(shù)字系統(tǒng)。

門陣列管芯是有規(guī)則排列的晶體管或其它元件,通用的輸入輸出(I/O)單元以及有關(guān)焊接點的集合.門陣

列的特點是具有大量的潛在內(nèi)部連接點,保證了設計者能采用不同的元件互連方案來完成電路設計..

門陣列芯片中的元件分為有源元件和無源元件。有源元件是晶體管、二極管;無源元件則包括電阻、電容、

擴散或多晶硅形成的'層下通道(Onderpass),連接點、焊點、電源和地總線等。通過對這些元件進行

布線互連來完成電路設計。

門陣列大致可分為兩類,即中、高速門陣列。前者主要用于通用邏輯的科換,比如說通過替換?塊由SSI

/MSI集成電路組成的印制板來降低生產(chǎn)成本。后者則用于計算機主機和微型機的生產(chǎn),因為通過利用

ECL工藝可使門延時小于納秒級,另外,門陣列潛在的應用領(lǐng)域是用于高速數(shù)字信號處理.

門陣列的其它名稱,如不約束的邏輯陣列(ULAS:UncommittedLogicArrays)、可結(jié)構(gòu)化門陣列

(CGAS:ConfigurableGatcArrays)、母片,法(MasterSlices)和邏輯陣列等,Motorola公司則使用宏

單元陣列的名稱(MacrocellArray)來表明用戶只能用宏單元,而不能用分離的晶體管來設計門陣列。

門陣列的生產(chǎn)流程圖,

ffl2-1-3門苒列的生產(chǎn)凌程圖

門陣列的結(jié)構(gòu)

(1)塊單元方法.每個單元以有規(guī)則的間距按二維矩陣排列.單元之間的空隙用作單元內(nèi)部連接的通道,

這些通道分為垂宜通道和水平通道.

(2)行單元方法.在這種情況下,各個單元背靠背地沿水平方向或垂直方向排列,行與行或列與列之間留

有較寬的間隙,用作單元之間的內(nèi)部連接通道.

(3)鄰接單元法.這里,每個單元緊密鄰接,相互間不預留布線通道.各單元間的相互連接是通過利用單

元內(nèi)部預留的空隙以及芯片上未加以利用的單元來實現(xiàn)的,在設計各單元的結(jié)構(gòu)時應作到這一點.

OO□O□□□□□

□□□□□

□o

□□□□□□O

□O□DD□□

□□O□O□

□□□

a□□□□

口口口□□□OO

(>)塊卓元

互建通道

單元

(b)行單元

圖2-1-4門陣列的三種結(jié)構(gòu)

在上述三種結(jié)構(gòu)中,芯片的四周是輸入/輸出接口單元.這些輸人/輸出功能包括電平轉(zhuǎn)換、三態(tài)門輸出,

集電極開路型輸出、施密特觸發(fā)器、振蕩器、單穩(wěn)態(tài),觸發(fā)器等。一般來說,前兩種結(jié)構(gòu)允許單元間

的自動布線,布線分兩層進行,兩層的走線相互垂直.如果一層是金屬層,則另一層是具有層下通道或

連接點形成的擴’散或多晶硅層.若采用另一種布線方法,則兩層均為金屬布線層,其間帶有接觸孔

[或通道以進行層問互連.塊單元結(jié)構(gòu)的布線通道占用了較大的芯片面積,芯片利用率刁但其布線難度

較大,對CAD軟件要求較高.方面有較好的折衷

圖2+5兩層互連的水平板和地槌

(a)如何使用兩層金屬層進行布線:下層(點劃線)只在垂直方向布線;而上層(實線)只在水平方向布

(b)在芯片上預定的位置設置多晶硅或擴散層下通道,這些通道用來完成上下兩層的互連走線。實線為金

屬線,小方塊直通下層的連接孔。

宏單元

門陣列的最初形式是以簡單的門作為基本單元.如果要生產(chǎn)種類繁多、功能復雜的邏輯部件,以門為基本

單元的陣列限制了邏輯設計的靈活性及門的利用率,從而限制了集成度的提高。

宏單元(Macrocell)陣列的出現(xiàn)是門陣列的擴充,其芯片陣列上的單元不是門而是一些互不相連的晶體管

和電阻。宏單元陣列雖然設計周期比門陣列長,卻為用戶提供了更大的設計靈活性,實現(xiàn)更多樣、復雜

的功能集成,提高元件利用率,減小器件體積。

引進宏單元的概念后,用戶有可能把整個機器系統(tǒng)設計在單一晶片上。所謂宏單元實際上是預先定義好的

邏輯功能塊,即預先確定好晶體管間互連、執(zhí)行一定邏輯功能、并可重復使用的單元。宏單元庫中保存

有由生產(chǎn)廠家約定好的各種邏輯功能塊。

如Fairchild公司的FGE系列和Motorola公司的MCA2500宏單元庫中都有80多種SSI/MSI

邏輯功能塊.用戶只要把自己要設計的機器電路系統(tǒng)進行邏輯劃分(又稱宏定義),將其分解成宏單元

庫中現(xiàn)有的邏輯電路塊,并安排在適當?shù)奈恢谩S嬎銠C自動生成宏單元內(nèi)部互連圖,使其構(gòu)成相應的功能

部件(如觸發(fā)器、累加器等),再自動生成宏單元之間的互連圖,生產(chǎn)出所需的VLSI電路.

根據(jù)宏單元功能的復雜程度的不同,一個宏單元可由1/4、1/2、幾個或幾卜個基本單元組成.例如

MCA2500宏單元庫中,M200(五輸人或/或非)由1/4基本單元組成:M281(全加器)由一個基

本單元組成.基本單元中的元件(電阻,三極管等)。

基本單元所包含的元件數(shù),各廠家有不同的規(guī)定,但其設計宗旨是以最少的元件實現(xiàn)盡可能多的品種組合,

完成盡可能復雜的功能,并使內(nèi)部單元利用率最佳.如FGE2500陣列,內(nèi)部單元包含26個晶體管和16

個電阻,可完成諸如4輸入“或非”門,4:1多路轉(zhuǎn)換器,帶復位和清0輸入端的D型主從觸發(fā)器

等復雜的邏輯功能。

“單元”這個術(shù)語,有兩重不同的含義。一是表示門陣列中一組有源元件(如晶體管等),稱為陣列單

元;二是表示功能部件,其功能是預先定義好的而且是通過晶體管之間的互連實現(xiàn)的。依據(jù)布局的大小,

它可能象一個邏輯元件那么小,也可能如整個芯片那樣大,但通常是介于二者之間。一般稱為‘宏

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