太原理工大學eda課程設計交通燈控制器

/本科實驗報告課程名稱：CPLD/FPGA應用設計課設題目：交通燈控制器交通燈控制器一、設計要求設計一個由一條主干道和一條支干道的十字路口的交通燈控制器,具體要求如下：<1>主、支干道各設有一個綠、黃、紅指示燈,兩個顯示數(shù)碼管。<2>主干道處于常允許通行狀態(tài),而支干道有車來才允許通行。當主干道允許通行亮綠燈時,支干道亮紅燈。而支干道允許通行亮綠燈時,主干道亮紅燈。<3>當主、支道均有車時,兩者交替允許通行,主干道每次放行45s,支干道每次放行25s,由亮綠燈變成亮紅燈轉換時,先亮5s的黃燈作為過渡,并進行減計時顯示。二、設計方案1基本原理<1>設置支干道有車開關SB。<2>系統(tǒng)中要求有45秒、25秒和5秒三種定時信號,需要設計三種相應的計時顯示電路。計時方法為倒計時。定時的起始信號由主控電路給出,定時時間結束的信號輸入到主控電路。<3>主控制電路的輸入信號一方面來自車輛檢測,另一方面來自45秒、25秒、5秒的定時到信號；輸出有計時啟動信號〔置計數(shù)起始值和紅綠燈驅動信號。<4>狀態(tài)轉移如圖所示,用狀態(tài)機描述。狀態(tài)轉移圖<5>模塊結構模塊結構圖2設計框圖交通燈控制器原理框圖如下圖所示,包括置數(shù)模塊、計數(shù)模塊、主控制器模塊和譯碼器模塊。置數(shù)模塊將交通燈的點亮時間預置到置數(shù)電路中,計數(shù)模塊以秒為單位倒計時,當計數(shù)值減為零時,主控電路改變輸出狀態(tài),電路進入下一個狀態(tài)的倒計時。其中,核心部分是主控制模塊。主控制器主控制器清零紅綠黃特殊狀態(tài)紅綠黃定時計數(shù)器置數(shù)器譯碼器顯示器三、實驗設備計算機一臺操作系統(tǒng)：WINDOWSXP軟件：ispDesignEXPERTSystem硬件：1016E開發(fā)板四、設計步驟1打開ispEXPERT軟件,建立一個新的工程JTD單擊菜單File→NewProject,輸入工程路徑,工程名2建立VHDL文件單擊File→New菜單項,選擇VHDLFile選項,單擊OK按鈕以建立VHDL文件,分別建立主控制器模塊程序的vhd文件JTDKZ.vhd、計數(shù)器模塊程序的vhd文件jsq.vhd、七段譯碼器程序的vhd文件yima7.vhd和主程序的vhd文件zhu.vhd。a主控制器模塊LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJTDKZISPORT<CLK,SB,cnt,RST:INSTD_LOGIC;en,MR,MY,MG,BR,BY,BG:OUTSTD_LOGIC;din:outSTD_LOGIC_vector<7downto0>>;ENDENTITYJTDKZ;ARCHITECTUREARTOFJTDKZISTYPESTATE_TYPEIS<A,B,C,D>;SIGNALp_STATE,n_state:STATE_TYPE;BEGINreg:PROCESS<CLK,rst>ISBEGINifrst='1'thenp_STATE<=A;ELSIF<CLK'EVENTANDCLK='1'>THENp_STATE<=n_state;ENDIF;endprocessreg;com:PROCESS<sb,cnt,p_state>beginCASEp_STATEISWHENA=>MR<='1';MY<='1';MG<='0';BR<='0';BY<='1';BG<='1';IF<SBANDcnt>='1'THENn_STATE<=B;din<="00000101";EN<='0';ELSEn_STATE<=A;din<="01000101";EN<='1';ENDIF;WHENB=>MR<='1';MY<='0';MG<='1';BR<='0';BY<='1';BG<='1';IFcnt='1'THENn_STATE<=C;din<="00100101";EN<='0';ELSEn_STATE<=B;din<="01000101";EN<='1';ENDIF;WHENC=>MR<='0';MY<='1';MG<='1';BR<='1';BY<='1';BG<='0';IFcnt='1'THENn_STATE<=D;din<="00000101";EN<='0';ELSEn_STATE<=C;din<="01000101";EN<='1';ENDIF;WHEND=>MR<='0';MY<='1';MG<='1';BR<='1';BY<='0';BG<='1';IFcnt='1'THENn_STATE<=A;din<="01000101";EN<='0';ELSEn_STATE<=D;din<="01000101";EN<='1';ENDIF;ENDCASE;ENDPROCESScom;ENDARCHITECTUREART;b計數(shù)器模塊LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjsqISPORT<en,RST:INSTD_LOGIC;Din:INSTD_LOGIC_VECTOR<7DOWNTO0>;CLK:INSTD_LOGIC;Cnt:OUTSTD_LOGIC; QH,QL:BUFFERSTD_LOGIC_VECTOR<3DOWNTO0>>;ENDENTITYjsq;ARCHITECTUREARTOFjsqISBEGINcnt<='1'WHEN<QH="0000"ANDQL="0000">ELSE'0';PROCESS<CLK,en,RST>BEGINIFRST='1'THENQH<="0100";QL<="0101";ELSIFCLK'EVENTANDCLK='1'THENIFen='0'THENQH<=Din<7DOWNTO4>;QL<=Din<3DOWNTO0>;elsIFQL=0THENQL<="1001";IFQH=0THENQH<="1001";ELSE QH<=QH-1;ENDIF;ELSEQL<=QL-1;ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREART;c7段譯碼器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYyima7ISPORT<A:INSTD_LOGIC_VECTOR<3DOWNTO0>;LED7S:OUTSTD_LOGIC_VECTOR<6DOWNTO0>>;END;ARCHITECTUREartOFyima7ISBEGINPROCESS<A>BEGINCASEAISWHEN"0000"=>LED7S<="1000000";WHEN"0001"=>LED7S<="1111001";WHEN"0010"=>LED7S<="0100100";WHEN"0011"=>LED7S<="0110000";WHEN"0100"=>LED7S<="0011001";WHEN"0101"=>LED7S<="0010010";WHEN"0110"=>LED7S<="0000010";WHEN"0111"=>LED7S<="1111000";WHEN"1000"=>LED7S<="0000000";WHEN"1001"=>LED7S<="0010000";WHENOTHERS=>LED7S<="1111111";ENDCASE;ENDPROCESS;END;d頂層鏈接文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJTDISPORT<CLK,SB,RST:INSTD_LOGIC;LED1,LED2,LED3,LED4,LED5,LED6:OUTSTD_LOGIC;SEG1:OUTSTD_LOGIC_VECTOR<6DOWNTO0>;SEG2:OUTSTD_LOGIC_VECTOR<6DOWNTO0>>;ENDJTD;ARCHITECTUREBEHAVIORALOFJTDISSIGNALE:STD_LOGIC;SIGNALCN:STD_LOGIC;SIGNALDI:STD_LOGIC_VECTOR<7DOWNTO0>;SIGNALYIMA1,YIMA2:STD_LOGIC_VECTOR<3DOWNTO0>;COMPONENTJTDKZISPORT<CLK,SB,cnt,RST:INSTD_LOGIC;en,MR,MY,MG,BR,BY,BG:OUTSTD_LOGIC;din:outSTD_LOGIC_vector<7downto0>>;ENDCOMPONENT;COMPONENTJSQISPORT<en,RST:INSTD_LOGIC;Din:INSTD_LOGIC_VECTOR<7DOWNTO0>;CLK:INSTD_LOGIC;Cnt:OUTSTD_LOGIC; QH,QL:BUFFERSTD_LOGIC_VECTOR<3DOWNTO0>>;ENDCOMPONENT;COMPONENTYIMA7ISPORT<A:INSTD_LOGIC_VECTOR<3DOWNTO0>;LED7S:OUTSTD_LOGIC_VECTOR<6DOWNTO0>>;ENDCOMPONENT;BEGINU0:JTDKZPORTMAP<CLK,SB,CN,RST,E,LED1,LED2,LED3,LED4,LED5,LED6,DI>;U1:JSQPORTMAP<E,RST,DI,CLK,CN,YIMA1,YIMA2>;U2:YIMA7PORTMAP<YIMA1,SE