北大數(shù)字集成電路課件1課程概述

數(shù)字集成電路設(shè)計入門--從HDL到版圖 北大微電子學(xué)系1課程內(nèi)容(一)介紹VerilogHDL,內(nèi)容包括：Verilog應(yīng)用Verilog語言的構(gòu)成元素結(jié)構(gòu)級描述及仿真行為級描述及仿真延時的特點及說明介紹Verilogtestbench激勵和控制和描述結(jié)果的產(chǎn)生及驗證任務(wù)task及函數(shù)function用戶定義的基本單元(primitive)可綜合的Verilog描述風(fēng)格2課程內(nèi)容(二)介紹CadenceVerilog仿真器,內(nèi)容包括：設(shè)計的編譯及仿真源庫(sourcelibraries)的使用用Verilog-XL命令行界面進行調(diào)試用NCVerilogTcl界面進行調(diào)試圖形用戶界面(GUI)調(diào)試延時的計算及反標(biāo)注(annotation)性能仿真描述如何使用NCVerilog仿真器進行編譯及仿真如何將設(shè)計環(huán)境傳送給NCVerilog周期(cycle)仿真3課程內(nèi)容(三)邏輯綜合的介紹簡介設(shè)計對象靜態(tài)時序分析(STA)designanalyzer環(huán)境可綜合的HDL編碼風(fēng)格可綜合的VerilogHDLVerilogHDL中的一些竅門

Designware庫綜合劃分

實驗(1)4課程內(nèi)容(四)設(shè)計約束（Constraint）設(shè)置設(shè)計環(huán)境設(shè)置設(shè)計約束

設(shè)計優(yōu)化設(shè)計編譯

FSM的優(yōu)化

產(chǎn)生并分析報告

實驗(2)5課程內(nèi)容(五)自動布局布線工具(SiliconEnsemble)簡介6課程安排共54學(xué)時(18)講課，27學(xué)時Verilog(5)Synthesis(3)Place&Route(1)實驗，24學(xué)時Verilog(5)Synthesis(2)Place&Route(1)考試，3學(xué)時7參考書目CadenceVerilogLanguageandSimulationVerilog-XLSimulationwithSynthesisEnvisiaAmbitSynthesis《硬件描述語言Verilog》清華大學(xué)出版社，Thomas&Moorby，劉明業(yè)等譯，2001.88習(xí)Verilog中的空白符總是忽略的嗎？在源代碼中插入注釋有哪兩種方法？整數(shù)常數(shù)的尺寸如何指定？缺省的尺寸及數(shù)基是多少？設(shè)置的編譯指導(dǎo)如何解除？編譯指導(dǎo)影響全局嗎？在仿真時為什么要用接近實際的最大timescale精度？是的?？瞻追糜诟糸_標(biāo)識符及關(guān)鍵詞，多余的忽略//用于單行注釋，/**/用于多行注釋整數(shù)常量的尺寸由10進制數(shù)表示的位數(shù)確定。缺省為32位，缺省的數(shù)基為十進制。使用`resetall解除編譯指導(dǎo)是全局的。編譯時遇到編譯指導(dǎo)后開始有效，直至復(fù)位