低電壓差分信號

低電壓差分信號低擺幅的差分信號技術(shù)01簡要LVDS信號傳輸組成差分信號抗噪特性參見LVDS信號電平特性抑止共模噪聲目錄0305020406基本信息LVDS：LowVoltageDifferentialSignaling，低電壓差分信號。LVDS傳輸支持速率一般在155Mbps（大約為77MHz）以上。LVDS是一種低擺幅的差分信號技術(shù)，它使得信號能在差分PCB線對或平衡電纜上以幾百M(fèi)bps的速率傳輸，其低壓幅和低電流驅(qū)動(dòng)輸出實(shí)現(xiàn)了低噪聲和低功耗。簡要簡要低電壓差分訊號（Low-VoltageDifferentialSignaling，LVDS）是一種電子訊號系統(tǒng)，可滿足現(xiàn)今對高效能資料傳輸應(yīng)用的需求，同時(shí)系統(tǒng)供電電壓減低到2伏特，適用于分辨率高于SVGA的TFTLCD顯示裝置，目前已得到了廣泛的應(yīng)用，甚至可以嵌入到FPGA、ASIC或其他元件身上。LVDS與USB、1394一樣都是差分信號。1995年11月ANSI/TIA/EIA-644規(guī)劃“ElectricalCharacteristicsofLowVoltageDifferentialSignaling(LVDS)InterfaceCircuits.”完成認(rèn)證。1994年由國家半導(dǎo)體公司引進(jìn)。LVDS是采用差分的傳輸方式，電壓輸出與接收端需要100歐姆的終端阻抗（TerminatingResistor）。LVDS允許采用點(diǎn)對點(diǎn)（Point-to-Point）與分支（Multi-Drop）的連接方式。實(shí)現(xiàn)差分信號使用MS（Microstrip）線路或ST（Stripline）線路。

參見參見IEEE在兩個(gè)標(biāo)準(zhǔn)中對LVDS信號進(jìn)行了定義。ANSI/TIA/EIA-644中，推薦最大速率為655Mbps，理論極限速率為1923Mbps。LVDS信號傳輸組成LVDS信號傳輸組成LVDS信號傳輸一般由三部分組成：差分信號發(fā)送器，差分信號互聯(lián)器，差分信號接收器。差分信號發(fā)送器：將非平衡傳輸?shù)腡TL信號轉(zhuǎn)換成平衡傳輸?shù)腖VDS信號。通常由一個(gè)IC來完成，如：DS90C031差分信號接收器：將平衡傳輸?shù)腖VDS信號轉(zhuǎn)換成非平衡傳輸?shù)腡TL信號。通常由一個(gè)IC來完成，如：DS90C032差分信號互聯(lián)器：包括聯(lián)接線（電纜或者PCB走線），終端匹配電阻。按照IEEE規(guī)定，電阻為100歐。我們通常選擇為100，120歐。

LVDS信號電平特性LVDS信號電平特性LVDS物理接口使用1.2V偏置電壓作為基準(zhǔn)，提供大約400mV擺幅。LVDS驅(qū)動(dòng)器由一個(gè)驅(qū)動(dòng)差分線對的電流源組成（通常電流為3.5mA），LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mV的電壓。電流源為恒流特性，終端電阻在100――120歐姆之間，則電壓擺動(dòng)幅度為：3.5mA100=350mV；3.5mA120=420mV。由于LVDS信號物理電平變化在0.85――1.55V之間，其由邏輯“0”電平到邏輯“1”電平變化的時(shí)間比TTL電平要快得多，所以LVDS更適合用來傳輸高速變化信號。其低壓特點(diǎn)，功耗也低。采用低壓技術(shù)適應(yīng)高速變化信號，在微電子設(shè)計(jì)中的例子很多，如：FPGA芯片的內(nèi)核供電電壓為2。5V或1.8V；PC機(jī)的CPU內(nèi)核電壓，PIII800EB為1.8V；數(shù)據(jù)傳輸領(lǐng)域中很多功能芯片都采用低電壓技術(shù)。

差分信號抗噪特性差分信號抗噪特性從差分信號傳輸線路上可以看出，若是理想狀況，線路沒有干擾時(shí)，在發(fā)送側(cè)，可以形象理解為：IN=IN+-IN-在接收側(cè)，可以理解為：IN+-IN-=OUT所以：OUT=IN在實(shí)際線路傳輸中，線路存在干擾，并且同時(shí)出現(xiàn)在差分線對上，在發(fā)送側(cè)，仍然是：IN=IN+-IN-線路傳輸干擾同時(shí)存在于差分對上，假設(shè)干擾為q，則接收則：抑止共模噪聲抑止共模噪