第2章集成邏輯門電路課件

第2章集成邏輯門電路

在數(shù)字系統(tǒng)中，用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算功能的單元電路通稱為邏輯門電路，邏輯門電路是數(shù)字邏輯電路的最基本組成單元。門電路可由分立元件構(gòu)成，但更常用的是集成邏輯門電路。本章從分立元件構(gòu)成的邏輯門電路入手，介紹各種邏輯門電路的工作原理和它們實(shí)現(xiàn)的邏輯功能，并著重討論TTL（Transistor-Transistor-Logic）門和CMOS（Complementary-Metal-Oxide-Semiconductor）門。12.1分立元件門電路分立元件門電路是指由二極管、晶體管（三極管和MOS管）及電阻等分立元件構(gòu)成的邏輯門電路。其中，與門與或門電路一般由二極管構(gòu)成，而非門電路則由晶體管構(gòu)成。2.1.1二極管構(gòu)成的邏輯門電路利用二極管內(nèi)PN結(jié)的單向?qū)щ娦约罢驅(qū)〞r(shí)的箝位特性（硅二極管的正向?qū)妷簽?.7V，鍺二極管的正向?qū)妷簽?.2V），可用二個(gè)以上的二極管構(gòu)成實(shí)現(xiàn)與運(yùn)算或者或運(yùn)算的邏輯門電路。22.1分立元件門電路1.二極管與門電路實(shí)現(xiàn)與運(yùn)算的邏輯電路叫與門。分立元件構(gòu)成的與門由二極管及限流電阻組成，其電路結(jié)構(gòu)及邏輯符號(hào)如圖2-1所示。圖中，A、B為兩個(gè)輸入邏輯變量，F(xiàn)為輸出邏輯函數(shù)。由圖2-1(a)所示電路可知：只要輸入變量A、B中有一個(gè)為低電平，則對(duì)應(yīng)支路的二極管將導(dǎo)通。由于二極管正向?qū)〞r(shí)的電壓箝位作用，將使F端輸出低電平。只有當(dāng)A、B全為高電平時(shí)，F(xiàn)端才輸出高電平。32.1分立元件門電路2.二極管或門電路實(shí)現(xiàn)或運(yùn)算的邏輯電路叫或門?；蜷T電路同樣由二極管及限流電阻構(gòu)成，將圖2-1(a)所示電路中的二極管反向，就構(gòu)成了二極管或門電路，如圖2-2(a)所示。圖中，輸入邏輯變量A、B中只要有一個(gè)為高電平，則對(duì)應(yīng)支路的二極管將導(dǎo)通，由于二極管正向?qū)〞r(shí)的電壓箝位作用，將使F端輸出為高電平。只有當(dāng)A、B全為低電平時(shí)，F(xiàn)端才輸出低電平。其真值表如表2-2所示，邏輯表達(dá)式為。圖2-2(b)為或門的國標(biāo)邏輯符號(hào)，圖2-2(c)為慣用的或門邏輯符號(hào)。42.1分立元件門電路二極管構(gòu)成的與門和或門電路雖然簡單，但存在嚴(yán)重的缺陷：首先，輸出的高低電平數(shù)值和輸入的高、低電平數(shù)值不相等，相差一個(gè)二極管的導(dǎo)通壓降。如果把這個(gè)門的輸出作為下一個(gè)門的輸入信號(hào)，將發(fā)生信號(hào)高、低電平的偏移。其次，當(dāng)輸出端對(duì)地接上負(fù)載電阻時(shí)，負(fù)載電阻的改變有時(shí)會(huì)影響輸出的高電平值。因此，二極管構(gòu)成的門電路通常僅作為集成電路的內(nèi)部邏輯單元，完成相應(yīng)的與、或運(yùn)算，而不直接用它作為輸出去驅(qū)動(dòng)負(fù)載電路。52.1分立元件門電路2.1.2三極管非門電路實(shí)現(xiàn)非運(yùn)算的邏輯電路叫非門。圖2-3是由三極管構(gòu)成的非門電路及邏輯符號(hào)。在圖2-3(a)中，選取合適的R1、R2、RC及VBB值，可以實(shí)現(xiàn)：當(dāng)輸入變量A為低電平VIL時(shí)，三極管截止、IC=0，輸出F=VCC-ICRC=VCC為高電平；當(dāng)輸入A為高電平VIH時(shí)，三極管飽和導(dǎo)通、IC很大，輸出F=VCC-ICRC≈0為低電平。實(shí)現(xiàn)了非運(yùn)算的邏輯功能，其邏輯表達(dá)式為。圖2-3(b)(c)分別是非門的國標(biāo)符號(hào)和慣用符號(hào)。62.1分立元件門電路2.1.3復(fù)合邏輯門電路用于完成復(fù)合邏輯運(yùn)算的電路叫復(fù)合邏輯門電路，包括與非門、或非門、與或非門等。復(fù)合邏輯門電路一般由集成電路構(gòu)成，但分立元件也可構(gòu)成簡單的復(fù)合邏輯門電路，本書介紹由分立元件構(gòu)成的與非門電路和或非門電路。72.1分立元件門電路1.與非門電路分立元件構(gòu)成的與非門電路由二極管與門和三極管非門連接而成，如圖2-5(a)所示，圖2-5(b)(c)為其邏輯符號(hào)。其輸出函數(shù)F與輸入變量A、B之間的邏輯關(guān)系表如表2-3所示。由表2-3可看出：只要輸入變量A、B中有一個(gè)為低電平，則輸出函數(shù)F為高電平；只有當(dāng)A、B全為高電平時(shí)，F(xiàn)才為低電平。符合與非的邏輯關(guān)系，其邏輯表達(dá)式為。82.1分立元件門電路2.或非門電路

分立元件構(gòu)成的或非門電路由二極管或門和三極管非門連接而成，如圖2-6(a)所示，圖2-6(b)(c)為其邏輯符號(hào)。輸出函數(shù)F與輸入變量A、B之間的邏輯關(guān)系表如表2-4所示。由表2-4可看出：只要輸入變量A、B中有一個(gè)為高電平，則輸出函數(shù)F為低電平；只有當(dāng)A、B全為低電平時(shí)，F(xiàn)才為高電平。符合或非的邏輯關(guān)系，其邏輯表達(dá)式為。92.2TTL集成邏輯門電路2.2TTL集成邏輯門電路把門電路的所有元件及連接導(dǎo)線制作在同一塊半導(dǎo)體芯片上，便構(gòu)成了集成邏輯門，集成邏輯門電路是數(shù)字集成電路中的一種。數(shù)字集成電路的集成規(guī)模按一片半導(dǎo)體芯片上所集成的門數(shù)或者元件的多少可分為小、中、大和超大規(guī)模集成電路。小規(guī)模集成電路（SSI，SmallScaleIntegration）的一塊芯片上集成有1～12個(gè)門，元件數(shù)為10～100個(gè)；中規(guī)模集成電路（MSI，MediumScaleIntegration）的一塊芯片上集成有13～99個(gè)門，元件數(shù)為102～103個(gè)；大規(guī)模集成電路（LSI，LargeScaleIntegration）的一塊芯片上集成有100個(gè)門以上，元件數(shù)為103個(gè)以上；超大規(guī)模集成電路（VLSI，VeryLargeScaleIntegration）的一塊芯片上集成的門電路數(shù)可達(dá)上萬個(gè)，而元件數(shù)可達(dá)數(shù)十萬個(gè)以上。102.2TTL集成邏輯門電路根據(jù)制造工藝的不同，集成邏輯門電路可分為雙極型（三極管）和單極型（MOS管）兩大類。雙極型集成邏輯門電路的輸入/輸出端都采用三極管，一般稱為三極管──三極管集成邏輯（Transistor-Transistor-Logic）門電路，簡稱TTL門電路；單極型MOS(metal-oxide-semiconductor)集成電路分為PMOS、NMOS和CMOS等3種。其中CMOS門電路由NMOS和PMOS構(gòu)成的互補(bǔ)型電路組成，具有結(jié)構(gòu)簡單、電氣性能好、功耗低等特點(diǎn)。本節(jié)介紹TTL門電路，CMOS集成邏輯門電路將在2.4節(jié)加以介紹。112.2TTL集成邏輯門電路2.2.1TTL與非門的電路結(jié)構(gòu)和工作原理1.TTL與非門的典型電路TTL門電路屬于小規(guī)模集成電路的范疇，其基本電路形式是TTL與非門，典型電路如圖2-7所示。由圖2-7可以看出，TTL與非門由輸入級(jí)、中間級(jí)和輸出級(jí)等三部分組成。輸入級(jí)由T1、R1和D1、D2等元件構(gòu)成。其中，T1為多發(fā)射極晶體管，利用二極管構(gòu)成與門的原理，實(shí)現(xiàn)與運(yùn)算的功能。D1、D2為穩(wěn)壓二極管，保證輸入高電平在TTL集成電路允許的高電平范圍內(nèi)；T2、R2和R3構(gòu)成中間級(jí)，主要作用是從T2管的集電極c2和發(fā)射極e2同時(shí)輸出兩個(gè)相位相反的信號(hào)，分別驅(qū)動(dòng)T3和T5，以保證T4和T5中一個(gè)導(dǎo)通時(shí)，另一個(gè)截止；T3、T4、T5和R4、R5構(gòu)成輸出級(jí)。其中，T3、T4組成復(fù)合管，構(gòu)成電壓跟隨器的形式，既是T5管的有源負(fù)載，又與T5一起構(gòu)成推拉式電路。在穩(wěn)定狀態(tài)下T4和T5總是一個(gè)導(dǎo)通而另一個(gè)截止，無論輸出高電平或低電平，其輸出電阻都很小，提高了電路的帶負(fù)載能力。122.2TTL集成邏輯門電路圖2-7TTL與非門的典型電路132.2TTL集成邏輯門電路2.TTL與非門的工作原理當(dāng)輸入端A、B中有一個(gè)輸入信號(hào)為低電平VIL=0.3V時(shí)，相應(yīng)的發(fā)射結(jié)導(dǎo)通，T1管的基極電位被箝位在VB1=VIL+VBE1=0.3+0.7=1.0V。由于T1管的基極到地之間至少有兩個(gè)PN結(jié)串聯(lián)（T1的集電結(jié)和T2的發(fā)射結(jié)），而T1的基極到地之間只有1V電壓，所以T1的集電結(jié)和T2的發(fā)射結(jié)都不會(huì)導(dǎo)通，T2截止，IC2=0、VB5=VE2=0V，故T5截止。又因R2和IB3都很小，故R2上的壓降也很小，則VB3=VC2≈5V，T3、T4導(dǎo)通，VO=VB3-VBE3-VBE4≈3.6V。即當(dāng)輸入端A、B、C中至少有一個(gè)為低電平時(shí)，輸出F為高電平。142.2TTL集成邏輯門電路當(dāng)輸入端A、B全為高電平VIH=3.6V時(shí)，若T1管發(fā)射極導(dǎo)通，其基極電位VB1將被箝位在4.3V(3.6+0.7)，使T1的集電結(jié)、T2和T5的發(fā)射結(jié)正向偏置而導(dǎo)通，反過來使T1管的基極電位VB1被箝位在2.1V(VB1=VBC1+VBE2+VBE5=0.7×3=2.1V)。由于T1各發(fā)射極的電位均為3.6V，而基極電位為2.1V，集電極電位為1.4V，故T1管處于倒置工作狀態(tài)(發(fā)射結(jié)反向偏置、集電結(jié)正向偏置)。電源VCC通過R1向T2和T5提供很大的偏置電流，使T2和T5處于飽和導(dǎo)通狀態(tài)，飽和壓降為0.3V。T2的集電極電位VC2=VCE2+VBE5=0.3+0.7=1.0V，致使T3微導(dǎo)通，T4截止，輸出電壓VO=VCES5=0.3V。即輸入端全為高電平時(shí)，輸出為低電平。152.2TTL集成邏輯門電路2.2.2TTL與非門的電壓傳輸特性及抗干擾能力1.電壓傳輸特性電壓傳輸特性指輸出電壓隨輸入電壓而變化的關(guān)系，一般用曲線的形式來描述。TTL與非門的電壓傳輸特性曲線可分為四個(gè)區(qū)段進(jìn)行描述，如圖2-8所示。圖2-8TTL與非門的電壓傳輸特性162.2TTL集成邏輯門電路①AB段(截止區(qū))：VI<0.6V，T1管導(dǎo)通，T2管的集電結(jié)反偏作為T1管的集電極偏置電阻。T1工作于過飽和狀態(tài)，VC1<0.7V。T2和T5管截止，T3、T4管導(dǎo)通，輸出保持為高電平VOH=3.6V，輸出電壓VO不隨輸入電壓VI而變化。由于此時(shí)T2管截止，故稱這段區(qū)域?yàn)榻刂箙^(qū)。②BC段(線性區(qū))：0.6V<VI<1.3V，0.7V<VC1<1.4V。這時(shí)T2開始導(dǎo)通并進(jìn)入線性放大狀態(tài)，T2的集電極電壓VC2和輸出電壓VO隨輸入電壓VI的增大而線性降低，故稱該段為線性區(qū)。此時(shí)T5的基極電位仍低于0.7V，故T5仍截止，T3、T4仍處于導(dǎo)通狀態(tài)。172.2TTL集成邏輯門電路

③CD段(過渡區(qū))：1.3V<VI<1.4V。這段區(qū)域容易燒壞TTL與非門。進(jìn)入這段區(qū)域后，隨著VI的微小增加，T2、T5迅速趨于飽和，T4趨于截止，而輸出電壓VO隨輸入電壓VI的增加迅速下降到低電平VO=0.3V。由于此區(qū)域T2由線性放大狀態(tài)向飽和狀態(tài)迅速過渡，VI的微小變化引起了輸出電壓VO的急劇下降，使輸出電壓迅速由高電平變?yōu)榈碗娖剑史Q此為過渡區(qū)或轉(zhuǎn)折區(qū)。CD段中心點(diǎn)對(duì)應(yīng)的輸入電壓，一般認(rèn)為VT=1.4V。當(dāng)VI<VT時(shí)，與非門截止，輸出高電平；當(dāng)VI>VT時(shí)，與非門飽和導(dǎo)通，輸出低電平。④DE段(飽和區(qū))：VI>1.4V以后，T1管處于倒置工作狀態(tài)，由于T2管飽和導(dǎo)通，故稱該段為飽和區(qū)。182.2TTL集成邏輯門電路2.抗干擾能力(輸入噪聲容限)在實(shí)際應(yīng)用中，TTL與非門的輸入端有時(shí)會(huì)串入一些干擾電壓疊加在輸入信號(hào)上，使輸入電壓增加或減小。當(dāng)干擾電壓超過一定范圍時(shí)，會(huì)影響與非門的邏輯關(guān)系：該輸出高電平的，輸出了低電平；該輸出低電平的，輸出了高電平。通常把不會(huì)影響與非門輸出邏輯關(guān)系所允許的最大干擾電壓叫做輸入噪聲容限（也叫抗干擾能力）。噪聲容限大，說明門電路的抗干擾能力強(qiáng)?？垢蓴_能力分為輸入低電平抗干擾能力VNL(或△0)和輸入高電平抗干擾能力VNH(或△1)。低申平抗干擾能力為：VNL=VOFF-VILmax192.2TTL集成邏輯門電路其中VOFF為關(guān)門電平，是輸出為標(biāo)準(zhǔn)高電平VSH時(shí)所允許的最大輸入低電平值，通常VOFF=0.8V。VILmax是輸入低電平的上限值，與非門的輸入低電平不能高于VILmax。VNL越大，表明TTL與非門輸入低電平時(shí)抗正向干擾的能力越強(qiáng)。高電平抗干擾能力為：VNH=VIhmin-VON202.2TTL集成邏輯門電路其中VON為開門電平，是輸出為標(biāo)準(zhǔn)低電平VSL時(shí)所允許的最小輸入高電平值，通常VON=1.8V。VIHmin是輸入高電平的下限值，與非門的輸入高電平不能低于VIHmin。VNH越大，表明TTL與非門輸入高電平時(shí)抗負(fù)向干擾的能力越強(qiáng)。TTL與非門的抗干擾能力如圖2-8所示。212.2TTL集成邏輯門電路2.2.3TTL與非門的輸入特性、輸出特性和帶負(fù)載能力了解TTL與非門的輸入和輸出特性，可正確處理TTL與非門之間及與非門與其他類型門電路之間的連接問題。由于TTL門電路輸入、輸出端的電路結(jié)構(gòu)形式和參數(shù)與TTL與非門相同，因此，與非門的輸入、輸出特性對(duì)其他類型的TTL門電路也同樣適用。本書介紹TTL與非門的輸入、輸出特性。1.TTL與非門的輸入特性輸入特性是指電路的輸入電流隨輸入電壓而變化的關(guān)系，一般用特性曲線表示，如圖2-9所示，圖中輸入電流流入端為正、流出端為負(fù)。222.2TTL集成邏輯門電路(a)測試電路(b)輸入特性曲線圖2-9TTL與非門輸入特性232.2TTL集成邏輯門電路

當(dāng)VI小于0.6V時(shí)，T2截止，T1基極電流經(jīng)發(fā)射極流出。因T1集電極負(fù)載電阻很大，IC1可以忽略不計(jì)，故此時(shí)的輸入電流近似等于T1的基極電流，即II=-(VCC-VBE1-VI)/R1。當(dāng)VI=0時(shí)，相當(dāng)于輸入端接地，此時(shí)的輸入電流稱為輸入短路電流IIS。242.2TTL集成邏輯門電路當(dāng)VI等于0.6V時(shí)，T2管開始導(dǎo)通，T2管導(dǎo)通以后IB1的一部分將流入T2管的基極，II的絕對(duì)值隨之略有減小；隨著VI的增加，IB2將繼續(xù)增大，而II的絕對(duì)值也會(huì)繼續(xù)減小。當(dāng)VI增加到1.3V以后，T5管開始導(dǎo)通，VB1被箝位在2.1V左右；此后，II的絕對(duì)值隨VI的增大迅速減小。IB1絕大部分經(jīng)T1集電結(jié)流入T2的基極。當(dāng)VI大于1.4V以后，T1進(jìn)入倒置工作狀態(tài)，II的方向由負(fù)變?yōu)檎?，II由E1流入TTL與非門的輸入端，此時(shí)的輸入電流稱為輸入漏電流IIH，其值約為10μA。252.2TTL集成邏輯門電路

2.TTL與非門輸入端負(fù)載特性(a)測試電路(b)輸入端負(fù)載特性曲線圖2-10TTL與非門輸入端負(fù)載特性262.2TTL集成邏輯門電路

實(shí)際應(yīng)用中，TTL與非門的輸入端有時(shí)會(huì)通過外接電阻RI接地。如圖2-10(a)所示。此時(shí)會(huì)有電流II流過RI，并在RI上產(chǎn)生電壓降VI。VI隨RI的變化而變化，VI和RI之間的關(guān)系曲線叫做輸入端負(fù)載特性曲線，如圖2-10(b)所示。當(dāng)RI<<R1時(shí)，VI隨RI近似成正比變化。RI增大，VI隨著上升，當(dāng)VI上升到1.4V時(shí)，T5管開始導(dǎo)通，VB1被箝位在2.1V。此后，即使RI進(jìn)一步增加，VI也將保持在1.4V不再升高。關(guān)門電阻ROFF：保證TTL與非門關(guān)閉，輸出為標(biāo)準(zhǔn)高電平時(shí)，所允許的最大RI值，一般ROFF=0.8kΩ。開門電阻RON：保證TTL與非門導(dǎo)通，輸出為標(biāo)準(zhǔn)低電平時(shí)，所允許的最小RI值，一般RON=2kΩ。272.2TTL集成邏輯門電路

輸入端所接電阻RI=0（即輸入端接地）時(shí)，輸出為高電平；當(dāng)RI趨于∞（即輸入開路）時(shí)，輸入電流沒有通路，與輸入端加高電平等效，此時(shí)輸出為低電平。即RI比較小時(shí)（RI<0.8kΩ），相當(dāng)于輸入端接低電平，輸出高電平；RI較大時(shí)（RI>2kΩ），相當(dāng)于輸入端接高電平，輸出為低電平；RI不大不小時(shí)，與非門工作在線性區(qū)或轉(zhuǎn)折區(qū)。因此，TTL門電路輸入端所接電阻的大小會(huì)影響輸出狀態(tài)。與非門多余輸入端的處理。從邏輯功能上看，TTL與非門輸入端懸空相當(dāng)于接高電平。在實(shí)際使用時(shí)，多余輸入端不采用懸空的辦法，或者接電源的正端，或者并聯(lián)使用。輸入負(fù)載特性是TTL與非門特有的，不能用于ECL（發(fā)射極耦合邏輯）門和CMOS門

282.2TTL集成邏輯門電路

【例2-2】下圖是TTL與非門組成的邏輯電路，請(qǐng)根據(jù)TTL與非門輸入端的特性，分析圖中各電路的邏輯輸出狀態(tài)。292.2TTL集成邏輯門電路

解：圖(a)所示電路中，輸入端A通過3K電阻接地，輸入端B通過100Ω電阻接地，根據(jù)TTL與非門輸入端的負(fù)載特性曲線可知，A端相當(dāng)于接高電平，B相當(dāng)于接低電平，即A=1，B=0。則同理，圖(b)所示電路中，A=1，B=1，則圖(c)電路中，A端懸空，相當(dāng)于高電平，B端通過10K電阻接地，相當(dāng)于接高電平，則圖(d)電路中，A端接0.6V，相當(dāng)于低電平，B端通過10K電阻接地，相當(dāng)于接高電平，則302.2TTL集成邏輯門電路

3.TTL與非門的輸出特性TTL與非門實(shí)際工作時(shí)，輸出端一般要接負(fù)載，產(chǎn)生負(fù)載電流，此電流將會(huì)影響輸出電壓的大小。輸出電壓與負(fù)載電流之間的關(guān)系，稱為輸出特性。輸出電壓有高電平、低電平兩種狀態(tài)，所以其輸出特性也有兩種。312.2TTL集成邏輯門電路(1)輸出為低電平時(shí)的輸出特性當(dāng)與非門輸入全為高電平時(shí)，輸出為低電平。TTL與非門中T1管處于倒置工作狀態(tài)，T2、T5管飽和導(dǎo)通，T3管微導(dǎo)通，T4管截止。這時(shí)輸出級(jí)等效電路如圖2.11(a)所示，相當(dāng)于是一個(gè)工作于飽和狀態(tài)、基極電流很大的三極管。由于此時(shí)的負(fù)載電流是流入三極管T5集電極，類似于從外部灌入TTL與非門的輸出端，故稱輸出為低電平時(shí)的負(fù)載電流為灌電流。其輸出特性是一個(gè)共射極接法的三極管在基極電流為某一較大值時(shí)的輸出特性，曲線如圖2.11(b)所示。由于T5工作在飽和狀態(tài)，所以IL增加時(shí)VO僅稍有增加，故輸出為低電平VOL。當(dāng)IL增加到大于某值后，T5管退出飽和狀態(tài)進(jìn)入放大狀態(tài)，VO迅速上升，破壞了輸出為低電平的邏輯關(guān)系，因此灌電流值有一個(gè)限制范圍。322.2TTL集成邏輯門電路

(a)輸出級(jí)等效電路(b)輸出特性曲線圖2-11TTL與非門輸出低電平時(shí)的輸出特性332.2TTL集成邏輯門電路

(2)輸出為高電平時(shí)的輸出特性當(dāng)與非門輸入端中有一個(gè)為低電平時(shí)，輸出為高電平。TTL與非門中T1管處于飽和狀態(tài)，T2、T5管截止，T3、T4管導(dǎo)通，這時(shí)輸出級(jí)的等效電路如圖2.12(a)所示。此時(shí)負(fù)載電流由輸出端流向負(fù)載，類似于從輸出端拉出的電流，故稱輸出為高電平時(shí)的輸出電流為拉電流。其輸出特性曲線如圖2.12(b)所示。342.2TTL集成邏輯門電路

在負(fù)載電流IL較小時(shí)，T3處于飽和邊緣，T4管工作在放大區(qū)，當(dāng)IL增加時(shí)，雖然VR4將增大，但同時(shí)VCE4將減小，兩者相互抵消，使得TTL與非門的輸出電壓VO（VO=VCC-VR4-VCE4）基本不隨負(fù)載電流IL的增加而變化。當(dāng)IL增加到某值后，T4進(jìn)入飽和狀態(tài)，VCE4不再減小。此時(shí)，VO將隨IL的增加成線性減小，為了保證VO為標(biāo)準(zhǔn)高電平，對(duì)拉電流的值也要有一個(gè)限制。352.2TTL集成邏輯門電路

4.帶負(fù)載能力如上所述，TTL與非門的輸出端接上負(fù)載后，根據(jù)輸出高、低電平的不同，有拉電流負(fù)載和灌電流負(fù)載等兩種情況。圖2-13(a)表示輸出高電平時(shí)的拉電流負(fù)載電路，圖2-13(b)表示輸出低電平時(shí)的灌電流負(fù)載電路。無論是灌電流還是拉電流，當(dāng)負(fù)載電流增加到一定值時(shí)，都會(huì)引起輸出電平的明顯變化。使輸出電平不至于變化到超出標(biāo)準(zhǔn)高、低電平的范圍時(shí)，所能承受的最大輸出電流，叫門電路的帶負(fù)載能力，一般用扇出系數(shù)NO表示。扇出系數(shù)指門電路輸出端可驅(qū)動(dòng)的同類門個(gè)數(shù)，由于輸出低電平時(shí)可驅(qū)動(dòng)的同類門個(gè)數(shù)比輸出高電平時(shí)可驅(qū)動(dòng)的同類門個(gè)數(shù)少，所以扇出系統(tǒng)一般指輸出低電平時(shí)可接的最多同類門個(gè)數(shù)：其中，IOLmax是輸出低電平時(shí)允許流人TTL與非門輸出端的最大電流，IILmax是后級(jí)門電路輸入低電平時(shí)從TTL與非門輸入端流出的最大電流。362.2TTL集成邏輯門電路

(a)輸出級(jí)等效電路(b)輸出特性曲線圖2-12輸出為高電平時(shí)的輸出特性372.2TTL集成邏輯門電路

(a)拉電流負(fù)載(b)灌電流負(fù)載圖2-13TTL與非門帶負(fù)載能力382.2TTL集成邏輯門電路

2.2.4TTL與非門的動(dòng)態(tài)特性1.平均傳輸延遲時(shí)間二極管、三極管存在開關(guān)時(shí)間，由二極管和三極管構(gòu)成的TTL門電路的狀態(tài)轉(zhuǎn)換也需要一定的時(shí)間，即輸出不能立即響應(yīng)輸入信號(hào)的變化，有一定的延遲。而電阻、二極管、三極管等元器件寄生電容的存在，還會(huì)使輸出電壓波形的上升沿和下降沿變得不那么陡，如圖2-14所示。圖2-14TTL與非門的傳輸時(shí)間392.2TTL集成邏輯門電路

通常把輸出電壓VO由高電平跳變?yōu)榈碗娖降膫鬏斞舆t時(shí)間稱為導(dǎo)通傳輸延遲時(shí)間tPHL；把輸出電壓由低電平跳變?yōu)楦唠娖降膫鬏斞舆t時(shí)間稱為截止傳輸延遲時(shí)間tPLH。二者的平均值稱作平均傳輸延遲時(shí)間，以tpd表示：

402.2TTL集成邏輯門電路

2.動(dòng)態(tài)尖峰電流靜態(tài)時(shí)TTL與非門所需的電源電流比較小，在10mA左右。但在動(dòng)態(tài)情況下，與非門從導(dǎo)通轉(zhuǎn)換為截止或從截止轉(zhuǎn)換為導(dǎo)通狀態(tài)時(shí)，都會(huì)出現(xiàn)T4、T5管瞬間同時(shí)導(dǎo)通的情況，在這瞬間的電源電流比靜態(tài)時(shí)的電源電流要大，但持續(xù)時(shí)間較短，故稱為尖峰電流或浪涌電流，如圖2-15所示。412.2TTL集成邏輯門電路

尖峰電流所造成的后果表現(xiàn)在兩個(gè)方面：一方面使電源的平均電流增大，這就要求加大電源的容量；另一方面，電源的尖峰電流在電路內(nèi)部流通時(shí)會(huì)在電源線和地線上產(chǎn)生一定的電壓降，形成一個(gè)干擾源。為減小此影響，設(shè)計(jì)電路時(shí)應(yīng)采取合理的接地和去耦措施。圖2-15電源的動(dòng)態(tài)尖峰電流422.2TTL集成邏輯門電路

“2.2.5TTL與非門的主要性能參數(shù)要正確使用門電路，除應(yīng)掌握其邏輯功能和特點(diǎn)之外，還必須了解它的性能參數(shù)，否則即使邏輯上是正確的，也不一定能工作。為正確使用門電路，表2-5列出了TTL與非門74LS00的主要性能參數(shù)，供參考。TTL與非門74LS00的電路如圖2-16所示。432.2TTL集成邏輯門電路

2.3其他類型的TTL門電路TTL門電路除了與非門外，還有其他功能的邏輯門電路，如與門、或門、或非門、與或非門、異或門、同或門、集電極開路門和三態(tài)門等。除集電極開路門和三態(tài)門外，其他邏輯功能的門電路和與非門在內(nèi)部結(jié)構(gòu)和功能特性上都基本相似。因此，本處僅介紹集電極開路門和三態(tài)門。442.3其他類型的TTL門電路圖2-16TTL與非門74LS00的電路452.3其他類型的TTL門電路表2-5TTL與非門74LS00的主要性能參數(shù)462.3其他類型的TTL門電路2.3.1集電極開路門在實(shí)際應(yīng)用中，有時(shí)需要將幾個(gè)邏輯門的輸出端直接相連來實(shí)現(xiàn)邏輯與的功能，這種將多個(gè)門的輸出端直接連在一起實(shí)現(xiàn)與邏輯的方法稱為“線與”。但普通的TTL門電路不允許將輸出端直接連在一起，因?yàn)檫@些具有推拉式輸出級(jí)的門電路，無論輸出高電平還是低電平，其輸出電阻都很小。若把兩個(gè)普通TTL與非門的輸出端直接相連，當(dāng)一個(gè)門輸出高電平而另一個(gè)門輸出低電平時(shí)，就會(huì)在電源和地之間形成一個(gè)低阻通路，如圖2-17所示。472.3其他類型的TTL門電路利用OC門可以實(shí)現(xiàn)“線與”功能。當(dāng)有m個(gè)OC門的輸出相連，并帶有n個(gè)與非門作負(fù)載時(shí)，只要公共外接負(fù)載電阻RL選擇適當(dāng)，就既可以保證輸出高電平不低于規(guī)定的VOHmin值，又可以保證輸出低電平不高于規(guī)定的VOLmax，而且也不會(huì)在電源和地之間形成低阻通路。482.3其他類型的TTL門電路492.3其他類型的TTL門電路在這個(gè)低阻通路中會(huì)產(chǎn)生很大的電流，超過輸出低電平時(shí)灌電流的允許范圍，導(dǎo)致輸出電壓升高，造成輸出邏輯既非0又非1，破壞了邏輯關(guān)系。更會(huì)因功耗過大而燒壞輸出高電平門中的T4或者輸出低電平門中的T5。要使門電路的輸出端能直接相連實(shí)現(xiàn)“線與”，可以去掉TTL與非門中的T3、T4、R4、R5，改推拉輸出級(jí)為T5三極管集電極開路輸出，如圖2-18所示。這種門電路稱為集電極開路(OpenCollector)門，簡稱OC門。502.3其他類型的TTL門電路1.OC門的結(jié)構(gòu)和工作原理由圖2-18(a)可以看出，OC門是去掉推拉輸出級(jí)中的有源負(fù)載T3、T4和R4、R5，使T5管集電極開路的與非門。在使用時(shí)必須給T5管的集電極外接負(fù)載電阻RL和正電源VCC。RL又稱為上拉電阻。當(dāng)輸入A、B全為高電平時(shí)，T2和T5管飽和導(dǎo)通，輸出F為低電平；而當(dāng)輸入A、B中有一個(gè)為低電平時(shí)，T2和T5管截止，輸出F為高電平。此電路實(shí)現(xiàn)與非邏輯功能，即。幾個(gè)OC門的輸出端直接并聯(lián)后可共用一個(gè)集電極負(fù)載電阻RL和電源VCC。由于RL、VCC是外接的，只要恰當(dāng)?shù)剡x擇電源電壓和負(fù)載電阻，就可以保證輸出電平的高、低要求，而又能有效地防止因T5管集電極電流過大而燒壞T5管。512.3其他類型的TTL門電路若m個(gè)OC門的輸出都為高電平，則線與結(jié)果為高電平，如圖2-19所示。為保證并聯(lián)輸出的高電平不低于規(guī)定的VOHmin值，要求RL取值不能太大，以保證VCC-IRLRL≥VOhmin。圖2-19中，m表示OC門的個(gè)數(shù)，p表示TTL與非門的輸入端個(gè)數(shù)；IOH為OC門輸出管截止時(shí)的漏電流；IIH為負(fù)載門(TTL與非門)每個(gè)輸入端為高電平時(shí)的輸入漏電流。根據(jù)圖可求出，IRL=mIOH+pIIH，由此可得：

VCC-(mIOH+pIIH)RL≥VOHmin則RL的最大值RLmax為：522.3其他類型的TTL門電路3.OC門的應(yīng)用(1)通過線與實(shí)現(xiàn)與或非邏輯(2)實(shí)現(xiàn)電平轉(zhuǎn)換(3)用作驅(qū)動(dòng)器532.3其他類型的TTL門電路【例2-3】試用74LS系列邏輯門，驅(qū)動(dòng)一只VD=1.5V，ID=6mA的發(fā)光二極管。解：在74LS系列邏輯門中，與非門74LS00的IOL=4mA，不能驅(qū)動(dòng)ID=6mA的發(fā)光二極管。集電極開路與非門74LS01的IOL為6mA，故可選用74LS01來驅(qū)動(dòng)發(fā)光二極管，其電路如圖2-23所示。限流電阻為542.3其他類型的TTL門電路2.3.2三態(tài)輸出門

1.三態(tài)輸出門工作原理三態(tài)邏輯(threestatelogic)門，簡稱TSL門或三態(tài)門，是在一般門電路的基礎(chǔ)上增加控制電路和控制端構(gòu)成的。這種邏輯門電路的輸出有三種狀態(tài)：高電平、低電平和非工作狀態(tài)的高阻態(tài)(禁止態(tài)、開路態(tài))。三態(tài)與非門的電路及邏輯符號(hào)如圖2-24所示。552.3其他類型的TTL門電路在圖2-24(a)電路中，A、B為三態(tài)與非門的兩個(gè)輸入端，EN為控制端（也是與非門的一個(gè)輸入端，但不參與邏輯運(yùn)算）。當(dāng)控制端EN=1時(shí)，電路相當(dāng)于一個(gè)普通的TTL與非門，工作在與非的狀態(tài)，；當(dāng)EN=0時(shí)，一方面使T2、T5截止，另一方面通過二極管D把T3基極鉗位在1V左右，使T4也截止。從輸出端F來看，對(duì)地和對(duì)電源都相當(dāng)于開路（電阻很大），故輸出呈現(xiàn)高阻的狀態(tài)。由于圖2-24(a)的電路在控制端EN=1時(shí)，電路工作于與非邏輯狀態(tài)，相當(dāng)于一個(gè)普通的與非門，故稱該三態(tài)門為控制端高電平有效。有的三態(tài)門在EN=0時(shí)，電路工作于與非狀態(tài)，則稱為控制端低電平有效。562.3其他類型的TTL門電路圖2-24高電平有效的三態(tài)輸出與非門572.3其他類型的TTL門電路2.三態(tài)門的用途三態(tài)門在數(shù)字系統(tǒng)中有著很重要的作用，利用三態(tài)門高阻特性可以實(shí)現(xiàn)在一根導(dǎo)線上輪流傳送多個(gè)不同器件的數(shù)據(jù)和信號(hào)，還可以實(shí)現(xiàn)總線數(shù)據(jù)的雙向傳輸。582.3其他類型的TTL門電路利用三態(tài)門向同一根總線MN上輪流傳輸信號(hào)時(shí)，為了互不干擾，必須要求：在任意時(shí)刻里只能有一個(gè)三態(tài)門處于工作狀態(tài)，其余的門均處于高阻態(tài)，如圖2-25所示。圖2-25中，只有門1的控制端為有效的高電平（EN1=1），其它門的控制端都為無效的低電平（EN=0），輸出與總線隔離。因此，總線上只能得到門1的輸出信號(hào)。利用三態(tài)門還可實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸，如圖2-26所示。當(dāng)EN=1時(shí)，G1門工作，G2門為高阻態(tài)，數(shù)據(jù)由M傳向N；當(dāng)EN=0時(shí)，G1為高阻態(tài)，G2工作，數(shù)據(jù)由N傳向M。通過控制端EN的電平信號(hào)，可實(shí)現(xiàn)對(duì)M、N數(shù)據(jù)的雙向傳輸592.3其他類型的TTL門電路602.3其他類型的TTL門電路2.3.3TTL集成邏輯門電路系列簡介1964年美國TI公司生產(chǎn)了第一個(gè)TTL集成電路系列即54/74系列，簡稱74系列。54系列與74系列的主要區(qū)別在于54系列器件可以在較高的溫度范圍和電源電壓下工作。許多半導(dǎo)體制造廠都在生產(chǎn)TTL集成電路，它們都用相同的編號(hào)體系，但不同廠家用的前綴不同，例如TI公司用SN，美國國家半導(dǎo)體公司用DM等。因此，由于制造廠家不同，四或非門芯片有SN7402、DM7402等多種編號(hào)。用戶可以通過網(wǎng)絡(luò)查找特定TTL集成電路的數(shù)據(jù)手冊，查閱相關(guān)參數(shù)表。612.3其他類型的TTL門電路為了滿足提高工作速度和降低功耗的需要，繼54/74系列之后相繼生產(chǎn)了74H、74L、74S、74LS、74AS、74ALS、74F等改進(jìn)系列。其中，74H(high-speedTTL)系列通過減小電路中各個(gè)電阻的阻值縮短了傳輸延遲時(shí)間，但同時(shí)也增加了功耗；74L(10w-powerTTL)系列則通過加大電路中各個(gè)電阻的阻值來降低功耗，但同時(shí)又增加了傳輸延遲時(shí)間；74S(SchottkyTTL)系列又稱肖特基系列，74S系列通過引入抗飽和三極管，以避免三極管進(jìn)入深度飽和狀態(tài)，從而減少了存儲(chǔ)時(shí)間延遲。622.3其他類型的TTL門電路抗飽和三極管也稱為肖特基箝位三極管（Schottky-clampedtransistor），由普通的雙極型三極管和肖特基勢壘二極管(SBD，SchottkyBarrierDiode)組合而成，如圖2-27（a）所示。其中，SBD只有0.25V的正向壓降。當(dāng)晶體管進(jìn)入飽和狀態(tài)并接近深度飽和時(shí)，晶體管的集電結(jié)正向偏置（VB>VC）。此時(shí)，若VB-VC≥0.25V，SBD將導(dǎo)通，并從基極分流一些輸入電流，這樣減少了過多的基極電流，從而減少了截止?fàn)顟B(tài)的存儲(chǔ)時(shí)間延遲。632.3其他類型的TTL門電路642.3其他類型的TTL門電路74LS(Low-powerSchottky)系列是低功耗、低速74S系列型號(hào)，它利用肖特基箝位三極管，為了減少功耗，器件內(nèi)采用了較大的電阻，但這也增加了開關(guān)時(shí)間。一般74LS系列中的與非門平均傳輸延遲時(shí)間是9.5ns，平均功耗是2mW。74AS(AdvancedSchottky)系列是為了縮短傳輸延遲時(shí)間而設(shè)計(jì)的改進(jìn)系列，它的電路結(jié)構(gòu)與74LS系列相似，但是電路中采用了很低的電阻值，從而提高了工作速度，但功耗較大。652.3其他類型的TTL門電路74ALS(Advancedlow-powerSchottky)系列則是為了獲得更小的延遲和功耗積而設(shè)計(jì)的改進(jìn)系列，它的延遲和功耗積是所有74系列中最小的一種。為了降低功耗，電路中采用了較高的電阻阻值，通過改進(jìn)生產(chǎn)工藝縮小了內(nèi)部各個(gè)器件的尺寸，獲得了減小功耗和延遲時(shí)間的雙重效果。74F(Fast)系列用新的集成電路制造工藝，減少了器件之間的電容量，因此達(dá)到了減少傳輸延遲時(shí)間的目的。它在速度和功耗兩個(gè)方面都介于74AS和74ALS系列之間。662.3其他類型的TTL門電路672.4CMOS門電路2.4CMOS門電路MOS(metaloxidesemiconductor)場效應(yīng)管也稱為單極型晶體管，因制造工藝簡單，極易制作成大規(guī)?；虺笠?guī)模集成電路。單極型MOS集成電路分NMOS、PMOS和CMOS等3種類型。NMOS電氣性能較好、工藝簡單，適合制作高性能的存儲(chǔ)器、微處理器等大規(guī)模集成電路。而由NMOS和PMOS構(gòu)成的互補(bǔ)型CMOS電路則以其性能好、功耗低等顯著特點(diǎn)，在中、小規(guī)模集成電路領(lǐng)域得到愈來愈廣泛的應(yīng)用。本書主要介紹CMOS門電路。

682.4CMOS門電路2.4.1CMOS反相器CMOS反相器由互補(bǔ)的增強(qiáng)型NMOS管和PMOS管串聯(lián)構(gòu)成，是構(gòu)成CMOS集成電路的基本單元，如圖2-28所示。圖中，T1為NMOS管、T2為PMOS管，兩管的柵極連在一起，作為反相器的輸入端，兩個(gè)管子的漏極連在一起作為反相器的輸出端，而兩管的源極則分別接電源和地。工作時(shí)，T2作為T1管的負(fù)載。CMOS反相器要求電源電壓大于兩個(gè)管子開啟電壓的絕對(duì)值之和，即VDD>|VT1|+|VT2|。692.4CMOS門電路當(dāng)輸入VI為低電平VIL且小于VT1時(shí)，T1管截止。但對(duì)于PMOS負(fù)載管，由于柵極電位較低，使柵源電壓的絕對(duì)值大于開啟電壓的絕對(duì)值|VT2|，因此T2充分導(dǎo)通。由于T1的截止電阻遠(yuǎn)比T2的導(dǎo)通電阻大，所以電源電壓幾乎全部降落在工作管T1的漏源極之間，使反相器輸出高電平VOH≈VDD。當(dāng)輸人vI為高電平VIH且大于VT1時(shí)，T1管導(dǎo)通。但對(duì)于PMOS負(fù)載管，由于柵極電位較高，使柵源電壓的絕對(duì)值小于開啟電壓的絕對(duì)值|VT2|，因此T2管截止。由于T2截止時(shí)相當(dāng)于一個(gè)大電阻，T1的導(dǎo)通電阻相當(dāng)于一個(gè)較小的電阻，所以電源電壓幾乎全部降落在負(fù)載管T2上，使反相器輸出低電平且很低，VOL≈0V。702.4CMOS門電路由于CMOS反相器處于穩(wěn)定狀態(tài)時(shí)，無論是輸出高電平還是輸出低電平，其工作管和負(fù)載管必然是一個(gè)導(dǎo)通而另一個(gè)截止，因此電源向反相器提供的僅為納安級(jí)的漏電流，所以CMOS反相器的靜態(tài)功耗非常小。另一方面，由于CMOS反相器的工作管和負(fù)載管不同時(shí)導(dǎo)通，因此其輸出電壓不取決于兩管的導(dǎo)通電阻之比。這樣，在CMOS反相器中，通?？墒筆MOS負(fù)載管和NMOS工作管的導(dǎo)通電阻都較小，以降低CMOS反相器輸出電壓的上升時(shí)間和下降時(shí)間。因此CMOS電路的工作速度得到了很大程度的提高。CMOS反相器及其它類型的CMOS門電路的邏輯符號(hào)與相同類型的TTL門電路一樣。712.4CMOS門電路2.4.2CMOS與非門CMOS與非門由兩個(gè)串聯(lián)的NMOS管和兩個(gè)并聯(lián)的PMOS管構(gòu)成，如圖2-29所示。圖中兩個(gè)串聯(lián)的NMOS管T1和T2作為工作管，兩個(gè)并聯(lián)的PMOS管T3和T4為負(fù)載管。722.4CMOS門電路當(dāng)輸入A、B都為高電平時(shí)，串聯(lián)的NMOS管T1、T2管都導(dǎo)通，并聯(lián)的PMOS管T3、T4都截止，因此輸出為低電平；當(dāng)輸入A、B中有一個(gè)為低電平時(shí)，兩個(gè)串聯(lián)的NMOS管中必有一個(gè)截止，于是電路輸出高電平。電路的輸入和輸出之間是與非邏輯關(guān)系，即。732.4CMOS門電路2.4.3CMOS或非門CMOS或非門由兩個(gè)并聯(lián)的NMOS管和兩個(gè)串聯(lián)的PMOS管構(gòu)成，如圖2-30所示。圖中兩個(gè)并聯(lián)的NMOS管T1和T2作為工作管，兩個(gè)串聯(lián)的PMOS管T3和T4為負(fù)載管。當(dāng)輸人A、B中至少有一個(gè)高電平時(shí)，并聯(lián)的NMOS管T1、T2中至少有一個(gè)導(dǎo)通，串聯(lián)的PMOS管T3、T4至少有一個(gè)截止，因此輸出為低電平；當(dāng)輸入A、B都為低電平時(shí)，并聯(lián)NMOS管T1、T2都截止，串聯(lián)PMOS管T3、T4都導(dǎo)通，電路輸出為高電平。電路的輸入和輸出之間滿足或非的邏輯關(guān)系，即742.4CMOS門電路752.4CMOS門電路(2.4.4CMOS三態(tài)門CMOS三態(tài)門由兩個(gè)NMOS管和兩個(gè)PMOS管串聯(lián)，加上起控制作用的反相器構(gòu)成，如圖2-31所示。圖中，A是輸入端，是控制端，F(xiàn)是輸出端。當(dāng)控制端為高電平時(shí)，NMOS管T1和PMOS管T4均截止，電路輸出端F呈現(xiàn)高阻態(tài)；當(dāng)控制端為低電平時(shí)，T1和T4管同時(shí)導(dǎo)通，T2和T3管構(gòu)成的CMOS反相器正常工作，即

762.4CMOS門電路2.4.5CMOS傳輸門CMOS傳輸門也是數(shù)字邏輯電路的一種基本單元電路，其功能是一種傳輸信號(hào)的可控開關(guān)電路，也叫模擬開關(guān)。由兩個(gè)結(jié)構(gòu)完全對(duì)稱的NMOS管和PMOS管的漏、源極相互連接而成，兩個(gè)柵極作為傳輸通道的控制開關(guān)，其電路結(jié)構(gòu)和邏輯符號(hào)如圖2-32所示。當(dāng)C=1時(shí)，兩個(gè)MOS管都導(dǎo)通，導(dǎo)通電阻很小，模擬或數(shù)字信號(hào)可以通過MOS管的導(dǎo)電溝道雙向傳輸，相當(dāng)于開關(guān)接通；當(dāng)C=0時(shí)，兩個(gè)MOS管都截止，輸入和輸出之間斷開。772.5數(shù)字集成電路使用中應(yīng)注意的問題在使用數(shù)字集成電路設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，除合理選用適當(dāng)型號(hào)的芯片外，還應(yīng)注意一些特殊問題。2.5.1TTL邏輯門電路使用中應(yīng)注意的問題1.電源①TTL集成電路對(duì)電源電壓的紋波及穩(wěn)定度要求較高，一般要求小于等于10%（或5%），即電源電壓應(yīng)限制在5V±0．5V(或5V±0.25V)以內(nèi)；電流應(yīng)有一定的富裕量；電源極性不能接反，否則會(huì)燒壞芯片。782.5數(shù)字集成電路使用中應(yīng)注意的問題②為了濾除紋波電壓，通常應(yīng)在印刷板電源入口處加裝20～50PF的濾波電容。③為防止來自電源輸入端的高頻干擾，可在芯片電源引腳處接入0.01～0.1uF的去耦電容。④如果系統(tǒng)中有模擬電路，則數(shù)字電路和模擬電路應(yīng)分別接地，再在地線出口處通過一細(xì)導(dǎo)線短接，以防止模擬電路地線上的干擾。792.5數(shù)字集成電路使用中應(yīng)注意的問題2.輸入端①輸入端不能直接與高于+5.5V和低于-0.5V的低內(nèi)阻電源連接，否則將損壞芯片。②為提高電路的可靠性，TTL門電路的多余輸入端一般不要懸空，可視情況進(jìn)行處理，如圖2-38所示。3.輸出端TTL門電路的輸出端不允許直接與電源VCC相連。802.5數(shù)字集成電路使用中應(yīng)注意的問題2.5.2CMOS電路使用中應(yīng)注意的問題1.電源①CMOS門電路的工作電壓范圍較寬，有的在3～18V電壓范圍內(nèi)都可以工作。手冊中一般給出最高工作電壓VDDmax和最低工作電壓VDDmin，使用時(shí)只要不超出此電壓范圍，并注意電壓下限不低于VSS（源極電源電壓）即可。812.5數(shù)字集成電路使用中應(yīng)注意的問題②CMOS門電路的電源電壓VDD降低會(huì)使工作頻率下降，一般情況下，電源電壓的取值有時(shí)可按下式選擇：

VDD=(VDDmax+VDDmin)/2③電源極性不能接反。④在保證電路正確邏輯功能的前提下，電流不能過大以防止CMOS電路的“可控硅效應(yīng)”，使電路工作不穩(wěn)定，甚至燒壞芯片。822.5數(shù)字集成電路使用中應(yīng)注意的問題2.輸入端①CMOS門電路的輸入端不允