電子技術(shù)基礎(chǔ)·數(shù)字部分教材課件

3邏輯門(mén)電路3.1MOS邏輯門(mén)電路3.2

TTL邏輯門(mén)電路*3.3射極耦合邏輯門(mén)電路*3.4砷化鎵邏輯門(mén)電路3.5邏輯描述中的幾個(gè)問(wèn)題3.6邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題*3.7用VerilogHDL描述邏輯門(mén)電路3邏輯門(mén)電路教學(xué)基本要求：1、了解半導(dǎo)體器件的開(kāi)關(guān)特性。2、熟練掌握基本邏輯門(mén)（與、或、與非、或非、異或門(mén)）、三態(tài)門(mén)、OD門(mén)（OC門(mén)）和傳輸門(mén)的邏輯功能。3、學(xué)會(huì)門(mén)電路邏輯功能分析方法。4、掌握邏輯門(mén)的主要參數(shù)及在應(yīng)用中的接口問(wèn)題。3.邏輯門(mén)電路3邏輯門(mén)電路作業(yè)：3.1.6，3.1.7,3.1.13，3.1.143.1MOS邏輯門(mén)3.1.1數(shù)字集成電路簡(jiǎn)介3.1.2邏輯門(mén)的一般特性3.1.3

MOS開(kāi)關(guān)及其等效電路3.1.4

CMOS反相器3.1.5

CMOS邏輯門(mén)電路3.1.6

CMOS漏極開(kāi)路門(mén)和三態(tài)輸出門(mén)電路3.1.7

CMOS傳輸門(mén)3.1.8

CMOS邏輯門(mén)電路的技術(shù)參數(shù)3.1MOS邏輯門(mén)1)邏輯門(mén):實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。2)邏輯門(mén)電路的分類(lèi)二極管門(mén)電路三極管門(mén)電路TTL門(mén)電路MOS門(mén)電路PMOS門(mén)CMOS門(mén)邏輯門(mén)電路分立門(mén)電路集成門(mén)電路NMOS門(mén)3.1.1數(shù)字集成電路簡(jiǎn)介3.1MOS邏輯門(mén)在數(shù)字電路中，MOS管多采用增強(qiáng)型。1)CMOS集成電路廣泛應(yīng)用于超大規(guī)模、甚大規(guī)模集成電路4000系列74HC74HCT74VHC74VHCT速度慢與TTL不兼容抗干擾功耗低74LVC74VAUC速度加快與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低速度兩倍于74HC與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低低(超低)電壓速度更加快與TTL兼容負(fù)載能力強(qiáng)抗干擾功耗低

74系列74LS系列74AS系列74ALS2)TTL集成電路:廣泛應(yīng)用于中大規(guī)模集成電路3.1.1數(shù)字集成電路簡(jiǎn)介3.1MOS邏輯門(mén)3.1.2邏輯門(mén)電路的一般特性1)輸入和輸出的高、低電平

vO

vI

驅(qū)動(dòng)門(mén)G1

負(fù)載門(mén)G2

1

1

輸出高電平的下限值

VOH(min)輸入低電平的上限值VIL(max)輸入高電平的下限值VIL(min)輸出低電平的上限值

VOH(max)輸出高電平+VDD

VOH(min)VOL(max)

0

G1門(mén)vO范圍

vO

輸出低電平

輸入高電平VIH(min)

VIL(max)

+VDD

0

G2門(mén)vI范圍

輸入低電平

vI

3.1MOS邏輯門(mén)VNH—當(dāng)前級(jí)門(mén)輸出高電平的最小值時(shí)允許負(fù)向噪聲電壓的最大值。負(fù)載門(mén)輸入高電平時(shí)的噪聲容限：VNL—當(dāng)前級(jí)門(mén)輸出低電平的最大值時(shí)允許正向噪聲電壓的最大值負(fù)載門(mén)輸入低電平時(shí)的噪聲容限：2)噪聲容限VNH=VOH(min)－VIH(min)

VNL=VIL(max)－VOL(max)在保證輸出電平不變的條件下，輸入電平允許波動(dòng)的范圍。它表示門(mén)電路的抗干擾能力

1

驅(qū)動(dòng)門(mén)

vo

1

負(fù)載門(mén)

vI

噪聲

3.1MOS邏輯門(mén)類(lèi)型參數(shù)74HCVDD=5V74HCTVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)782.10.93)傳輸延遲時(shí)間傳輸延遲時(shí)間是表征門(mén)電路開(kāi)關(guān)速度的參數(shù)，它說(shuō)明門(mén)電路在輸入脈沖波形的作用下，其輸出波形相對(duì)于輸入波形延遲了多長(zhǎng)的時(shí)間。CMOS電路傳輸延遲時(shí)間

tPHL

輸出

50%

90%

50%

10%

tPLH

tf

tr

輸入

50%

50%

10%

90%

3.1MOS邏輯門(mén)4)功耗靜態(tài)功耗：指的是當(dāng)電路沒(méi)有狀態(tài)轉(zhuǎn)換時(shí)的功耗，即門(mén)電路空載時(shí)電源總電流ID與電源電壓VDD的乘積。5)延時(shí)功耗積是速度功耗綜合性的指標(biāo).延時(shí)功耗積，用符號(hào)DP表示 扇入數(shù)：取決于邏輯門(mén)的輸入端的個(gè)數(shù)。6)扇入與扇出數(shù)動(dòng)態(tài)功耗：指的是電路在輸出狀態(tài)轉(zhuǎn)換時(shí)的功耗，對(duì)于TTL門(mén)電路來(lái)說(shuō)，靜態(tài)功耗是主要的。CMOS電路的靜態(tài)功耗非常低，CMOS門(mén)電路有動(dòng)態(tài)功耗3.1MOS邏輯門(mén)扇出數(shù)：是指其在正常工作情況下，所能帶同類(lèi)門(mén)電路的最大數(shù)目。（a)拉電流工作情況當(dāng)負(fù)載門(mén)的個(gè)數(shù)增加時(shí)，總的拉電流將增加，會(huì)引起輸出高電壓的降低。但不得低于輸出高電平的下限值，這就限制了負(fù)載門(mén)的個(gè)數(shù)。

高電平扇出數(shù):IOH:驅(qū)動(dòng)門(mén)的輸出端為高電平電流IIH:負(fù)載門(mén)的輸入電流為。3.1MOS邏輯門(mén)(b)灌電流工作情況當(dāng)負(fù)載門(mén)的個(gè)數(shù)增加時(shí)，總的灌電流IOL將增加，同時(shí)也將引起輸出低電壓VOL的升高。當(dāng)輸出為低電平，并且保證不超過(guò)輸出低電平的上限值。IOL：驅(qū)動(dòng)門(mén)的輸出端為低電平電流 IIL：負(fù)載門(mén)輸入端電流之和 3.1MOS邏輯門(mén)MOS管的開(kāi)關(guān)特性1.共源極接法MOS管的特性(N溝道)截止工作區(qū)：0<VGS<VGS(th)，無(wú)導(dǎo)電溝道，iD=0；恒流區(qū)：VGS>VGS(th)可變電阻區(qū)：VGS>VGS(th)IDS：VGS=2VGS(th)時(shí)的IDN溝道MOS管的開(kāi)關(guān)特性：VGS(th)IDS：VGS＝0時(shí)的ID值若VGS<03.1MOS邏輯門(mén)N溝道MOS管的開(kāi)關(guān)等效電路：當(dāng)Vi<VGS(th)MOS管截止只要RD遠(yuǎn)小于MOS管截止電阻VO=VOH≈VDD當(dāng)Vi>VGS（th）MOS導(dǎo)通只要Vi足夠大,MOS進(jìn)入可變電阻區(qū)VO=VOL≈02.N溝道MOS管的基本開(kāi)關(guān)電路Ci代表MOS管的輸入電容：3.1MOS邏輯門(mén)1.共源極接法MOS管的特性(P溝道)截止工作區(qū)：VGS（th）<VGS<0恒流區(qū)：VGS<VGS(th)可變電阻區(qū)：VGS<VGS（th）IDS：VGS＝2VGS(th)時(shí)的ID值IDS：VGS＝0時(shí)的ID值若VGS>0P溝道MOS管的開(kāi)關(guān)特性3.1MOS邏輯門(mén)P溝道MOS管的開(kāi)關(guān)等效電路：當(dāng)Vi>VGS（th）MOS管截止只要RD遠(yuǎn)小于MOS管截止電阻VO=VOH≈－VDD當(dāng)Vi<VGS（th）MOS導(dǎo)通只要Vi足夠小,MOS進(jìn)入可變電阻區(qū)VO=VOL≈02.P溝道MOS管的基本開(kāi)關(guān)電路：Ci代表MOS管的輸入電容：3.1MOS邏輯門(mén)3.1.3

MOS開(kāi)關(guān)及其等效電路：MOS管工作在可變電阻區(qū)，輸出低電平:MOS管截止，輸出高電平當(dāng)υI

<VT當(dāng)υI

>VT3.1MOS邏輯門(mén)MOS管相當(dāng)于一個(gè)由vGS控制的無(wú)觸點(diǎn)開(kāi)關(guān)。MOS管工作在可變電阻區(qū)，相當(dāng)于開(kāi)關(guān)“閉合”，輸出為低電平。MOS管截止，相當(dāng)于開(kāi)關(guān)“斷開(kāi)”輸出為低電平。當(dāng)輸入為低電平時(shí)：當(dāng)輸入為高電平時(shí)：3.1MOS邏輯門(mén)3.1MOS邏輯門(mén)NMOS管的電路符號(hào)及轉(zhuǎn)移特性接正電源截止導(dǎo)通導(dǎo)通電阻相當(dāng)小

MOS管的開(kāi)關(guān)特性

PMOS管的電路符號(hào)及轉(zhuǎn)移特性接負(fù)電源導(dǎo)通導(dǎo)通電阻相當(dāng)小截止3.1.4

CMOS反相器無(wú)論是PMOS管還是NMOS管|vGS|<|VT，截止；||vGS|>|VT，導(dǎo)通；|3.1.4

CMOS反相器1)工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V0V-10V截止導(dǎo)通10V10V10V0V導(dǎo)通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達(dá)式vi(A)0vO(L)1邏輯真值表103.1MOS邏輯門(mén)PMOS管負(fù)載管NMOS管驅(qū)動(dòng)管/工作管

特點(diǎn)：一管導(dǎo)通而另一管截止(互補(bǔ))，靜態(tài)電流極小(納安級(jí))，靜態(tài)功耗極小。這是CMOS電路最突出的優(yōu)點(diǎn)之一。2)電壓傳輸特性和電流傳輸特性VTN電壓傳輸特性3.1MOS邏輯門(mén)3)CMOS反相器的工作速度在由于電路具有互補(bǔ)對(duì)稱(chēng)的性質(zhì)，它的開(kāi)通時(shí)間與關(guān)閉時(shí)間是相等的。平均延遲時(shí)間：10ns。

帶電容負(fù)載3.1MOS邏輯門(mén)A

BTN1TP1

TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1110與非門(mén)1)CMOS與非門(mén)vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路結(jié)構(gòu)(b)工作原理VTN=2VVTP=-2V0V10VN輸入的與非門(mén)的電路?輸入端增加有什么問(wèn)題?3.1.5CMOS邏輯門(mén)3.1MOS邏輯門(mén)或非門(mén)2)CMOS或非門(mén)+VDD+10VTP1TN1TN2TP2ABLA

BTN1TP1TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1000AB≥10V10VVTN=2VVTP=-2VN輸入的或非門(mén)的電路的結(jié)構(gòu)?輸入端增加有什么問(wèn)題?3.1MOS邏輯門(mén)3)異或門(mén)電路B3.1MOS邏輯門(mén)A4)輸入保護(hù)電路和緩沖電路采用緩沖電路能統(tǒng)一參數(shù)，使不同內(nèi)部邏輯集成邏輯門(mén)電路具有相同的輸入和輸出特性。3.1MOS邏輯門(mén)由于CMOS管柵極與溝道之間的二氧化硅層很薄容易擊穿，故此，集成電路中設(shè)置保護(hù)電路。不同型號(hào)的集成模塊保護(hù)電路如圖。（1）輸入端保護(hù)電路:(1)0<vA<VDD+vDF(2)vA

>

VDD+vDF

二極管導(dǎo)通電壓：vDF(3)vA

<

-

vDF

當(dāng)輸入電壓不在正常電壓范圍時(shí),二極管導(dǎo)通，限制了電容兩端電壓的增加,保護(hù)了輸入電路。D1、D2截止D1導(dǎo)通,D2截止vG

=

VDD+vDFD2導(dǎo)通,D1截止vG=

-

vDFRS和MOS管的柵極電容組成積分網(wǎng)絡(luò)，使輸入信號(hào)的過(guò)沖電壓延遲且衰減后到柵極。

D2---分布式二極管(iD大)3.1MOS邏輯門(mén)（2）CMOS邏輯門(mén)的緩沖電路輸入、輸出端加了反相器作為緩沖電路，所以電路的邏輯功能也發(fā)生了變化。如前后增加了緩沖器后的與非門(mén)邏輯功能為或非功能;如前后增加了緩沖器后的或非門(mén)邏輯功能為與非功能。3.1MOS邏輯門(mén)/A/B（2）CMOS邏輯門(mén)的緩沖電路如前后增加了緩沖器后的與非門(mén)邏輯功能為或非功能。3.1MOS邏輯門(mén)/A/B1)CMOS漏極開(kāi)路門(mén)CMOS漏極開(kāi)路門(mén)的提出當(dāng)2個(gè)門(mén)輸出端并聯(lián)(線與)時(shí)，且一個(gè)門(mén)輸出高電平(負(fù)載管導(dǎo)通)，另一個(gè)輸出低電平(工作管導(dǎo)通)，則會(huì)產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無(wú)法確定輸出是高電平還是低電平。3.1.6CMOS漏極開(kāi)路（OD）門(mén)和三態(tài)輸出門(mén)電路+VDDTN1TN2AB+VDDAB013.1MOS邏輯門(mén)（1）漏極開(kāi)路門(mén)的結(jié)構(gòu)與邏輯符號(hào)(c)可以實(shí)現(xiàn)線與功能;+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(hào)(b)與非邏輯不變漏極開(kāi)路門(mén)輸出連接(a)工作時(shí)必須外接電源和電阻;3.1MOS邏輯門(mén)解決方法：將工作管的漏極斷開(kāi)，即只有工作管，沒(méi)有負(fù)載管(2)上拉電阻對(duì)OD門(mén)動(dòng)態(tài)性能的影響Rp的值愈小，負(fù)載電容的充電時(shí)間常數(shù)亦愈小，因而開(kāi)關(guān)速度愈快。但功耗大,且可能使輸出電流超過(guò)允許的最大值IOL(max）

。電路帶電容負(fù)載10CLRp的值大，可保證輸出電流不能超過(guò)允許的最大值IOL(max）、功耗小。但負(fù)載電容的充電時(shí)間常數(shù)亦愈大，開(kāi)關(guān)速度因而愈慢。3.1MOS邏輯門(mén)最不利的情況：只有一個(gè)OD門(mén)導(dǎo)通，RP限流，110為保證低電平輸出OD門(mén)的輸出電流不能超過(guò)允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當(dāng)VO=VOL+VDDIILRP&&&&n…&m&…kIIL（total)IOL（max)3.1MOS邏輯門(mén)(3)上拉電阻的計(jì)算當(dāng)VO=VOH+VDDRP&&&&n…&m&…111IIH（total)I0H（total)為使得高電平不低于規(guī)定的VIH的最小值，則Rp的選擇不能過(guò)大。Rp的最大值Rp(max)：

3.1MOS邏輯門(mén)2)三態(tài)(TSL)輸出門(mén)電路（0態(tài)、1態(tài)、高阻態(tài)）10011截止導(dǎo)通111高阻

×0輸出L輸入A使能EN001100截止導(dǎo)通010截止截止X1EN高電平使能013.1MOS邏輯門(mén)使能信號(hào)：有效時(shí)，電路實(shí)現(xiàn)正常邏輯功能；無(wú)效時(shí)，輸出為高阻狀態(tài)邏輯功能：高電平有效的同相邏輯門(mén)3.1.7CMOS傳輸門(mén)(雙向模擬開(kāi)關(guān))1)CMOS傳輸門(mén)電路邏輯符號(hào)υI

/υO(shè)υo/υIC等效電路3.1MOS邏輯門(mén)電路電路2)CMOS傳輸門(mén)電路的工作原理

設(shè)TP:|VTP|=2V，TN:VTN=2V，I的變化范圍為－5V到+5V。

5V+5V5V到+5VGSN<VTN,TN截止GSP=5V(-5V到+5V)=(10到0)V開(kāi)關(guān)斷開(kāi)，不能傳送信號(hào)GSN=-5V(－5V到+5V)=(0到-10)VGSP>0,TP截止(1)當(dāng)c=0，c=1時(shí)c=0=-5V，c

=1=+5V3.1MOS邏輯門(mén)

C

TP

vO/vI

vI/vO

+5V

–5V

TN

C

+5V5VGSP=5V

(－3V~+5V)=2V~10VGSN=5V(－5V~+3V)=(10~2)Vb、I=3V~5VGSN>VTN,TN導(dǎo)通a、I=5V~3VTN導(dǎo)通，TP導(dǎo)通GSP>|VT|,TP導(dǎo)通C、I=3V~3V(2)當(dāng)c=1，c=0時(shí)3.1MOS邏輯門(mén)開(kāi)關(guān)閉合，傳送信號(hào)傳輸門(mén)組成的數(shù)據(jù)選擇器C=0TG1導(dǎo)通,TG2斷開(kāi)

L=XTG2導(dǎo)通,TG1斷開(kāi)L=YC=1傳輸門(mén)的應(yīng)用3.1MOS邏輯門(mén)——

經(jīng)過(guò)控制選擇，多個(gè)輸入數(shù)據(jù)中的一個(gè)傳送到單路輸出端

3.2TTL邏輯門(mén)3.2.1

BJT的開(kāi)關(guān)特性3.2.2基本BJT反相器的動(dòng)態(tài)特性3.2.3

TTL反相器的基本電路3.2.4

TTL邏輯門(mén)電路3.2.5

集電極開(kāi)路門(mén)和三態(tài)門(mén)3.2.6

BiMOS門(mén)電路3.2TTL邏輯門(mén)3.2TTL邏輯門(mén)3.2.1

BJT的開(kāi)關(guān)特性iB0，iC0，vO＝VCE≈VCC，c、e極之間近似于開(kāi)路,vI=0V時(shí):iB0，iC0，vO＝VCE≈0.2V，c、e極之間近似于短路,vI=5V時(shí):3.2TTL邏輯門(mén)

1)BJT的開(kāi)關(guān)條件3.2TTL邏輯門(mén)工作狀態(tài)截止放大飽和條件iB≈00<iB<iB>工作特點(diǎn)偏置情況發(fā)射結(jié)和集電結(jié)均為反偏發(fā)射結(jié)正偏，集電結(jié)反偏發(fā)射結(jié)和集電結(jié)均為正偏集電極電流iC≈0ic

≈iBiC＝ICS≈且不隨iB增加管壓降VCEO≈VCCVCE＝VCC－iCRcVCES≈0.2~0.3Vc、e間等效內(nèi)阻很大，約為數(shù)百千歐，相當(dāng)于開(kāi)關(guān)斷開(kāi)可變很小，約為數(shù)百歐，相當(dāng)于開(kāi)關(guān)閉合

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級(jí)

3.2.3TTL反相器的基本電路1)電路組成輸入級(jí)T1和電阻Rb1組成。用于提高電路的開(kāi)關(guān)速度。3.2TTL邏輯門(mén)設(shè)ViH=3.6V,ViL=0.2V,當(dāng)輸入低電平時(shí)，發(fā)射結(jié)正向?qū)ǎ瑅B1=0.9V當(dāng)輸入高電平時(shí)，發(fā)射結(jié)受后級(jí)電路的影響將反向截止。vB1由后級(jí)電路決定。中間級(jí)T2和電阻Rc2、Re2組成，從T2的集電結(jié)和發(fā)射極同時(shí)輸出兩個(gè)相位相反的信號(hào)，作為T(mén)3和T4輸出級(jí)的驅(qū)動(dòng)信號(hào)；

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級(jí)

中間級(jí)

3.2.3TTL反相器的基本電路1)電路組成3.2TTL邏輯門(mén)反相輸出同相輸出向后級(jí)提供反相與同相輸出。輸出級(jí)：T3、D、T4和Rc4構(gòu)成推拉式的輸出級(jí)。用于提高開(kāi)關(guān)速度和帶負(fù)載能力。

Rb1

4kW

Rc2

1.6kW

Rc4

130W

T4

D

T2

T1

+

–

vI

T3

+

–

vO

負(fù)載

Re2

1KW

VCC(5V)

輸入級(jí)

中間級(jí)輸出級(jí)

3.2.3TTL反相器的基本電路1)電路組成3.2TTL邏輯門(mén)低輸入高輸入截止導(dǎo)通高輸入低輸入導(dǎo)通截止2)TTL反相器的工作原理（邏輯關(guān)系、性能改善）

（1）當(dāng)輸入為低電平（I

=0.2V）截止導(dǎo)通導(dǎo)通截止飽和低電平T4D4T3T2T1輸入高電平輸出3.2TTL邏輯門(mén)0.9V3.6V0.2V（1）vI=0.2V，T1發(fā)射結(jié)導(dǎo)通，vB1=0.2V+0.7V=0.9V，T2和T5均截止，T4和D2導(dǎo)通。輸出高電平？（2）當(dāng)輸入為高電平（I=3.6V）T2、T3飽和導(dǎo)通T1:倒置的放大狀態(tài)。T4和D截止。使輸出為低電平.vO=vC3=VCES3=0.2V3.2TTL邏輯門(mén)2.1V0.2V3.6V？輸入A輸出L0110邏輯真值表

邏輯表達(dá)式

L=A

飽和截止T4低電平截止截止飽和倒置工作高電平高電平導(dǎo)通導(dǎo)通截止飽和低電平輸出D4T3T2T1輸入3.2TTL邏輯門(mén)1.TTL與非門(mén)電路多發(fā)射極BJT

T1e

e

bc

eeb

cA&

BAL=B3.2.4

TTL邏輯門(mén)電路3.2TTL邏輯門(mén)TTL與非門(mén)電路的工作原理

當(dāng)任一輸入端為低電平時(shí):TTL與非門(mén)各級(jí)工作狀態(tài)IT1T2T4T5O輸入全為高電平(3.6V)倒置使用的放大狀態(tài)飽和截止飽和低電平（0.2V）輸入有低電平

(0.2V)深飽和截止放大截止高電平（3.6V）當(dāng)全部輸入端為高電平時(shí)：輸出低電平輸出高電平3.2TTL邏輯門(mén)2.TTL或非門(mén)

若A、B中有一個(gè)為高電平:若A、B均為低電平:T2A和T2B均將截止，T3截止。T4和D飽和，輸出為高電平。T2A或T2B將飽和，T3飽和，T4截止，輸出為低電平。邏輯表達(dá)式3.2TTL邏輯門(mén)vOHvOL輸出為低電平的邏輯門(mén)輸出級(jí)的損壞3.2.5集電極開(kāi)路門(mén)和三態(tài)門(mén)電路1)集電極開(kāi)路門(mén)電路3.2TTL邏輯門(mén)a）集電極開(kāi)路與非門(mén)電路b）使用時(shí)的外電路連接C）邏輯功能L=ABOC門(mén)輸出端連接實(shí)現(xiàn)線與VCC3.2TTL邏輯門(mén)2)三態(tài)與非門(mén)(TSL)

當(dāng)EN=3.6V時(shí)EN數(shù)據(jù)輸入端輸出端LAB10010111011100三態(tài)與非門(mén)真值表3.2TTL邏輯門(mén)3.6V導(dǎo)通截止（0態(tài)、1態(tài)、高阻態(tài)）當(dāng)EN=0.2V時(shí)EN數(shù)據(jù)輸入端輸出端LAB10010111011100××高阻EN高電平使能==高阻狀態(tài)與非邏輯

ZL

ABLEN=0____EN=1真值表邏輯符號(hào)ABCS

&

L

EN3.2TTL邏輯門(mén)0.2V截止導(dǎo)通截止截止3.2TTL邏輯門(mén)例：試分析如圖電路的輸出端的邏輯函數(shù)式A:T1、T2B:T3、T4C:T6、T5例：試分析如圖NMOS管電路的輸出端的邏輯函數(shù)式例：已知ui1、ui2波形，試畫(huà)出uo波形。解：當(dāng)C=1時(shí)，TG1導(dǎo)通，uo=ui1；當(dāng)C=0時(shí)，TG2導(dǎo)通，uo=ui2。3.5.1正負(fù)邏輯問(wèn)題3.5邏輯描述中的幾個(gè)問(wèn)題3.5.2基本邏輯門(mén)的等效符號(hào)及其應(yīng)用3.5邏輯描述中的幾個(gè)問(wèn)題3.5.1正負(fù)邏輯問(wèn)題1)正負(fù)邏輯的規(guī)定

01

10正邏輯負(fù)邏輯3.5邏輯描述中的幾個(gè)問(wèn)題正邏輯體制:將高電平用邏輯1表示，低電平用邏輯0表示負(fù)邏輯體制:將高電平用邏輯0表示，低電平用邏輯1表示3.5邏輯描述中的幾個(gè)問(wèn)題

A

B

L

1

1

0

1

0

0

0

1

0

0

0

1

----與非門(mén)A

B

L

0

0

1

0

1

1

1

0

1

1

1

0

某電路輸入與輸出電平表A

B

L

L

L

H

L

H

H

H

L

H

H

H

L

采用正邏輯----或非門(mén)采用負(fù)邏輯與非

或非負(fù)邏輯正邏輯2)正負(fù)邏輯等效變換

與

或非

非3.5邏輯描述中的幾個(gè)問(wèn)題3.5.2基本邏輯門(mén)電路的等效符號(hào)及其應(yīng)用1)基本邏輯門(mén)電路的等效符號(hào)與非門(mén)及其等效符號(hào)系統(tǒng)輸入信號(hào)中，有的是高電平有效，有的是低電平有效。低電平有效，輸入端加小圓圈；高電平有效，輸入端不加小圓圈。3.5邏輯描述中的幾個(gè)問(wèn)題或非門(mén)及其等效符號(hào)3.5邏輯描述中的幾個(gè)問(wèn)題與門(mén)及其等效符號(hào)或門(mén)及其等效符號(hào)

2）邏輯門(mén)等效符號(hào)的應(yīng)用利用邏輯門(mén)等效符號(hào)，可實(shí)現(xiàn)對(duì)邏輯電路進(jìn)行變換，以簡(jiǎn)化電路，能減少實(shí)現(xiàn)電路的門(mén)的種類(lèi)。3.5邏輯描述中的幾個(gè)問(wèn)題允許信號(hào)低電平有效3）邏輯門(mén)等效符號(hào)強(qiáng)調(diào)低電平有效L=03.5邏輯描述中的幾個(gè)問(wèn)題控制電路低電平有效請(qǐng)求信號(hào)高電平有效如RE、AL都要求高電平有效，EN高電平有效如RE、AL都要求低電平有效，EN高電平有效如RE、AL都要求高電平有效，EN低電平有效3.5邏輯描述中的幾個(gè)問(wèn)題3.6邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題3.6.1各種門(mén)電路之間的接口問(wèn)題3.6.2門(mén)電路帶負(fù)載時(shí)的接口問(wèn)題3.6邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題1)驅(qū)動(dòng)器件的輸出電壓必須處在負(fù)載器件所要求的輸入電壓范圍，包括高、低電壓值（屬于電壓兼容性的問(wèn)題）。在數(shù)字電路或系統(tǒng)的設(shè)計(jì)中，往往將TTL和CMOS兩種器件混合使用，以滿足工作速度或者功耗指標(biāo)的要求。由于每種器件的電壓和電流參數(shù)各不相同，因而在這兩種器件連接時(shí)，要滿足驅(qū)動(dòng)器件和負(fù)載器件以下兩個(gè)條件：2)驅(qū)動(dòng)器件必須對(duì)負(fù)載器件提供足夠大的拉電流和灌電流（屬于門(mén)電路的扇出數(shù)問(wèn)題）；3.6.1各種門(mén)電路之間的接口問(wèn)題3.6邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題vOvI驅(qū)動(dòng)門(mén)

負(fù)載門(mén)1

1

VOH(min)vO

VOL(max)

vI

VIH(min)VIL(max)

負(fù)載器件所要求的輸入電壓VOH(min)≥VIH(min)VOL(max)≤VIL(max)3.6邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題10111…1n個(gè)灌電流IILIOLIIL拉電流IIHIOHIIH01110…1n個(gè)對(duì)負(fù)載器件提供足夠大的拉電流和灌電流

IOH(max)≥IIH(total)IOL(max)≥IIL(total)3.6邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題驅(qū)動(dòng)電路必須能為負(fù)載電路提供足夠的驅(qū)動(dòng)電流

驅(qū)動(dòng)電路負(fù)載電路1）VOH(min)≥

VIH(min)