微電子器件課件帶標(biāo)注

4.9 MOSFET

的發(fā)展方向MOSFET的發(fā)展方向主要是溝道長(zhǎng)度的不斷縮短，目前已經(jīng)縮短到小于0.1

mm

。這種發(fā)展趨勢(shì)可以用摩爾定律來(lái)描述：

MOS

集成電路的集成度每18個(gè)月翻一番，最小線寬每6年下降一半。目前的最小線寬已達(dá)到22nm。MOSFET的發(fā)展過(guò)程，就是在不斷縮短溝道長(zhǎng)度的同時(shí)，盡量設(shè)法消除或削弱短溝道效應(yīng)的過(guò)程。掌握恒場(chǎng)等比例縮小法則，后面和工藝相關(guān)的內(nèi)容了解一下也有好處獲取業(yè)內(nèi)最新發(fā)展動(dòng)態(tài)：ITRS:

International

Technology

Roadmap

for

Semiconductors由歐洲、日本、韓國(guó)、臺(tái)灣、美國(guó)五個(gè)主要的芯片制造地區(qū)發(fā)起的。發(fā)起組織分別是ESIA（歐洲半導(dǎo)體工業(yè)協(xié)會(huì)),JEITA（日本電子與信息技術(shù)工業(yè)協(xié)會(huì)),KSIA（韓國(guó)半導(dǎo)體工業(yè)協(xié)會(huì)),TSIA（臺(tái)灣半導(dǎo)體工業(yè)協(xié)會(huì)),SIA（美國(guó)半導(dǎo)體工業(yè)聯(lián)盟)。ITRS的目的是確保集成電路(IC)和使用IC的產(chǎn)品在成本效益基礎(chǔ)上的性能改進(jìn)，從而持續(xù)半導(dǎo)體產(chǎn)業(yè)的健康和成功。補(bǔ)充：摩爾定律超摩爾定律more

than

Moore4.9.1

按比例縮小的MOSFET為了消除或削弱短溝道效應(yīng)，除了采用一些特殊的結(jié)構(gòu)外，在VLSI

中，主要采用按比例縮小法則。1、恒場(chǎng)按比例縮小法則設(shè)K

為縮小因子，K

>1

。恒場(chǎng)按比例縮小法則要求jOXOXjGSDSGSDS,,xTKKVVKKT

￠x￠L(zhǎng)￠=

L

,

Z

￠=

Z

,K

K==

,V

￠V

￠NA￠=

KNA

,==pdpdpdpd,tKK

2PtK

3t￠P￠t￠=dVG￠Sd

ln

ID￠sub延遲=

,

功耗

P￠=

P

,功耗延遲乘積亞閾區(qū)擺幅S￠=不變。這時(shí)器件及集成電路的性能發(fā)生如下改變：TDTDVIK

KK跨導(dǎo)gm￠s

不變，最高工作頻率fT￠=KfTV

￠I

￠?=

,閾電壓,

漏極電流總柵電容C￠=C

,2、恒場(chǎng)按比例縮小法則的局限性亞閾區(qū)擺幅S

不變會(huì)使亞閾電流相對(duì)增大，對(duì)動(dòng)態(tài)存儲(chǔ)器特別不利。某些電壓參數(shù)不能按比例縮小，例如Vbi

和2fFB

等。表面反型層厚度b

不能按比例縮小?？梢詫⒎葱蛯涌醋饕粋€(gè)極板間距為b

且與COX

相串聯(lián)的電容，使總的有效柵電容偏離反比于TOX

的關(guān)系而逐漸飽和。寄生電阻的限制。電源電壓不能完全按比例縮小。AAFPFPi

ikT

NkT

KNq

n

q

n￠￠f

=ln

=

ln?

f3、其它按比例縮小法則(1)

修正的恒場(chǎng)按比例縮小法則恒亞閾電流縮小法則恒壓按比例縮小法則1minj

OXd,Sd,D(2)

L)

2

3=

A

x

T

(x

+

x4.9.2

雙擴(kuò)散MOSFET特點(diǎn)：溝道長(zhǎng)度由兩次反型擴(kuò)散的結(jié)深之差決定?？梢允箿系篱L(zhǎng)度制作得又短又精確。在溝道和漏區(qū)之間插入一個(gè)N-漂移區(qū)，可以減小寄生電容C￠gd

，提高漏源擊穿電壓，減小溝道長(zhǎng)度調(diào)制效應(yīng)，防止漏源穿通，抑制襯底電流和熱電子效應(yīng)等。特點(diǎn)：由于蘭寶石的優(yōu)良絕緣性而大大減小了源、漏區(qū)與襯底之間的寄生電容，故具有較高的速度。此外，在SOS

結(jié)構(gòu)中可以腐蝕掉不需要的部分，只剩下MOSFET

的有源部分，可在集成電路中實(shí)現(xiàn)各MOSFET

之間的完全電隔離。4.9.3 SOS（Silicon

On

Sapphire）-

MOSFET在蘭寶石(α-Al2O3)襯底上外延生長(zhǎng)單晶硅薄膜，在此薄膜上制作的MOSFET，稱為SOS-MOSFET。SOI技術(shù)由IBM公司在1998年研制成功，并于2000年正式應(yīng)用。SOI硅絕緣技術(shù)是指在半導(dǎo)體的絕緣層（如二氧化硅）上，通過(guò)特殊工藝，再附著非常薄的一層硅，在這層SOI層之上再制造電子器件。SOI與傳統(tǒng)的半導(dǎo)體生產(chǎn)工藝（一般稱為bulk

CMOS）相比,可使CPU的性能提高性能25%-35%，降低功耗

1.7-3倍。補(bǔ)充：SOI（Silicon

On

insulator）

-MOSFET補(bǔ)充：SOI（Silicon

On

insulator）

-MOSFET優(yōu)點(diǎn)：1、寄生效應(yīng)小。2、高速、低功耗。3、集成度高。4、抗輻照功能強(qiáng)。5、減小了閉鎖效應(yīng)。6、工藝制備相對(duì)SOS簡(jiǎn)單。缺點(diǎn)：嚴(yán)重的自熱效應(yīng)和浮體效應(yīng)4.9.4

深亞微米MOSFET1、量子效應(yīng)的影響對(duì)于深亞微米MOSFET，根據(jù)按比例縮小法則，必須采用重?fù)诫s襯底和薄柵技術(shù)。這樣能帶在表面的彎曲將形成足夠窄的勢(shì)阱，使反型層中的載流子在界面處量子化。計(jì)算表明，量子效應(yīng)使反型層電子濃度的峰值離開(kāi)界面?？梢詫⒃摤F(xiàn)象等效為柵氧化層厚度的增加，從而導(dǎo)致漏極電流的衰退。2、柵耦合按比例縮小法則要求MOSFET

的柵氧化層厚度隨溝道長(zhǎng)度的縮短而減薄，以保持柵電極與溝道電荷之間有足夠的耦合。每一代新的MOSFET

都采用了更薄的柵氧化層。但是柵氧化層厚度的減薄將受到下面幾個(gè)因素的限制。首先，當(dāng)柵氧化層非常薄時(shí)，柵極與溝道之間的電子隧道效應(yīng)電流將顯著增大，導(dǎo)致柵電流的增大和輸入阻抗的下降。其次，以下三個(gè)因素使有效柵氧化層厚度不能隨實(shí)際柵氧化層厚度的減薄而下降。有一定厚度的表面反型層可等效為一個(gè)與柵氧化層電容

COX串連的反型層電容，削弱了柵電極對(duì)溝道電荷的耦合作用，相當(dāng)于增加了有效柵氧化層厚度。量子效應(yīng)使反型層電子濃度的峰值不在表面，而在表面以下約1

nm

處，這也相當(dāng)于增加了有效柵氧化層厚度。MOS集成電路中都采用硅柵技術(shù)。當(dāng)硅柵中靠氧化層一側(cè)的部分多晶硅發(fā)生耗盡時(shí)，這層耗盡層就起到了絕緣層的作用，再次增加了有效柵氧化層厚度。為了避免隧道穿透效應(yīng)，可以通過(guò)提高柵介質(zhì)的介電常數(shù)而不是降低柵介質(zhì)的厚度的方法來(lái)提高柵電容。為了避免多晶硅出現(xiàn)耗盡層的影響，可以采用難熔金屬或難熔金屬硅化物作為柵電極材料。3、速度過(guò)沖效應(yīng)在電子的輸運(yùn)過(guò)程中，如果不能發(fā)生足夠的散射，就會(huì)導(dǎo)致電子被加速到超過(guò)飽和漂移速度的速度，這種現(xiàn)象稱為速度過(guò)沖效應(yīng)。速度過(guò)沖效應(yīng)將使電子的