快速仿真和數(shù)?；旌戏抡孳浖n件

電路仿真、快速仿真和數(shù)模混合仿真軟件介紹浙江大學(xué)ICLAB實(shí)驗(yàn)室韓雁教授hany@2017年9月1電路仿真、快速仿真和數(shù)模混合仿真軟件介紹浙江目錄2目錄2三大EDA軟件公司EDA（ElectronicDesignAutomation）CadenceSynopsys（收購(gòu)Avanti，Magma）MentorGraphics背景SpectreUltrasimSpectre-Verilog演示3三大EDA軟件公司EDA（ElectronicDesign高精度電路仿真器Spectre/SpectreRF(cadence)Hspice/HspiceRF(avanti)Ads(Agilent主要針對(duì)RF)Eldo(MentorGraphics)Saber(Synopsys)背景SpectreUltrasimSpectre-Verilog演示4高精度電路仿真器Spectre/SpectreRF(cade各種仿真器簡(jiǎn)介SPICE：由UCBerkeley開(kāi)發(fā)，用于非線性DC分析，非線性瞬態(tài)分析和線性AC分析。Hspice：作為業(yè)界標(biāo)準(zhǔn)的電路仿真工具，它自帶了許多器件模型，包括小尺寸的MOSFET。Cadence提供了hspice的基本元件庫(kù)，并提供了與Hspice的全面借口Spectre：由Cadence開(kāi)發(fā)的電路仿真器，在SPICE的基礎(chǔ)上進(jìn)行了改進(jìn)，使得計(jì)算的速度更快，收斂性更好。背景SpectreUltrasimSpectre-Verilog演示5各種仿真器簡(jiǎn)介SPICE：由UCBerkeley開(kāi)發(fā)，用于Cadence軟件簡(jiǎn)介Cadence提供了一個(gè)大型的EDA軟件包，它包括：ASIC設(shè)計(jì)全定制IC設(shè)計(jì)工具Virtuoso、Schematic

Composer電路仿真工具AnalogDesignEnvironmentPCB設(shè)計(jì)FPGA設(shè)計(jì)背景SpectreUltrasimSpectre-Verilog演示6Cadence軟件簡(jiǎn)介Cadence提供了一個(gè)大型的EDACadence中的Spectre仿真步驟啟動(dòng)Cadence建立可進(jìn)行Spectre仿真的單元文件編輯可進(jìn)行Spectre仿真的單元文件仿真環(huán)境的設(shè)置（重點(diǎn)）仿真結(jié)果的顯示以及處理分模塊仿真（建立子模塊）仿真實(shí)例SpectreUltrasimSpectre-Verilog演示背景7Cadence中的Spectre仿真步驟啟動(dòng)CadenceSCadence軟件啟動(dòng)創(chuàng)建啟動(dòng)軟件的目錄：mkdirfilename（任意名）進(jìn)入該目錄：cdfilename尋找cadence環(huán)境變量source/opt/demo/cdsmmsim7_cal11.env啟動(dòng)軟件：icfb&SpectreUltrasimSpectre-Verilog演示背景8Cadence軟件啟動(dòng)創(chuàng)建啟動(dòng)軟件的目錄：mkdirfil建立單元文件主窗口分為命令解釋窗口（commandinterpreterwindow，CIW）、命令行以及主菜單。命令解釋窗口會(huì)給出一些系統(tǒng)信息（如出錯(cuò)信息，程序運(yùn)行情況等）。在命令行中可以輸入某些命令。主菜單包括：File菜單Tools菜單Options菜單SpectreUltrasimSpectre-Verilog演示背景9建立單元文件主窗口分為命令解釋窗口（commandinteFile菜單在File菜單下，主要的子菜單項(xiàng)有New、Open、Exit等New菜單項(xiàng)的子菜單下有Library、Cellview兩項(xiàng)。Library項(xiàng)打開(kāi)NewLibrary窗口，CellView項(xiàng)打開(kāi)CreateNewFile窗口。Open菜單項(xiàng)打開(kāi)相應(yīng)的OpenFile窗口。Exit項(xiàng)退出Cadence軟件包SpectreUltrasimSpectre-Verilog演示背景10File菜單SpectreUltrasimSpectre-VLibrary，Cell以及ViewLibrary（庫(kù)）的地位相當(dāng)于文件夾，它用來(lái)存放一整個(gè)設(shè)計(jì)的所有數(shù)據(jù)，包括子單元（cell）以及子單元中的多種視圖（View）。新建時(shí)注意選擇是否鏈接techfile。Cell（單元）可以是一個(gè)簡(jiǎn)單的單元，如一個(gè)與非門(mén)，也可以是比較復(fù)雜的單元（由symbol搭建而成）。View則包含多種類(lèi)型，常用的有schemetic，symbol，layout，verilog，extracted等等，新建Cellview要注意選擇View的類(lèi)型。SpectreUltrasimSpectre-Verilog演示背景11Library，Cell以及ViewSpectreUltraTools菜單在Tools菜單下，比較常用的菜單項(xiàng)有：LibraryManagerLibraryPathEditorTechnologyFileManager第一項(xiàng)項(xiàng)打開(kāi)的庫(kù)管理器。在窗口的各部分中，分別顯示的是library，Cell，View相應(yīng)的內(nèi)容。SpectreUltrasimSpectre-Verilog演示背景12Tools菜單在Tools菜單下，比較常用的菜單項(xiàng)有：SpeTools子菜單LibraryPathEdirot可以對(duì)本用戶(hù)的文件路徑進(jìn)行修改SpectreUltrasimSpectre-Verilog演示背景TechnologyFileManager基本上都是和工藝相關(guān)的功能和設(shè)置。比較常用的是EditLayres，可以在版圖編輯時(shí)修改原始圖層的一些屬性。13Tools子菜單LibraryPathEdirot可以對(duì)Options菜單Options菜單主要是對(duì)Cadence的一些參數(shù)進(jìn)行調(diào)整和設(shè)置，如快捷鍵等。一般無(wú)需設(shè)置，直接使用默認(rèn)設(shè)置即可。SpectreUltrasimSpectre-Verilog演示背景14Options菜單Options菜單主要是對(duì)Cadence的編輯單元文件選擇主窗口File->Open->Openfile，打開(kāi)相應(yīng)的SchematicView，即進(jìn)入了Composer-SchematicEditing窗口，如右圖所示。SpectreUltrasimSpectre-Verilog演示背景15編輯單元文件選擇主窗口SpectreUltrasimSpecSpectreUltrasimSpectre-Verilog演示背景工具欄介紹16SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景添加元器件點(diǎn)擊工具欄上的“Instance”或者快捷鍵“i”基本的理想元器件，如NMOSPMOS電阻電容電壓源電流源等等都在analoglib庫(kù)里。注意！View要選擇symbol17SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景常用analoglib庫(kù)的元器件器件Cell名稱(chēng)pnp管pnp電阻res地gnd電容cap直流電壓源vdc電感ind直流電流源idcNMOSnmos4方波發(fā)生源vpulsePMOSpmos4可編程方波發(fā)生源vpwlnpn管npn正弦波發(fā)生源vsin18SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景元器件symbol視圖19SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景快捷鍵以及功能x：檢查并存盤(pán)

s：存盤(pán)

[：縮小]：放大f：整圖居中顯示u：撤銷(xiāo)上一次操作Esc：清楚剛鍵入的命令c：復(fù)制shift+N：添加標(biāo)號(hào)g：查看錯(cuò)誤w：連線（單線）m：移動(dòng)shift+m（M）：移動(dòng)器件但不移動(dòng)連線Delete：刪除i：添加元器件p：添加端口r：旋轉(zhuǎn)器件并拖動(dòng)連線q：屬性編輯l（小寫(xiě)L）：添加線名shift+l（大寫(xiě)L）：標(biāo)注N：添加幾何圖形W：連線（總線）20SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景附加功能快捷鍵：F321SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景仿真環(huán)境的設(shè)置（重點(diǎn)）Composer-schematic界面中的Tools->AnalogEnvironment項(xiàng)可以打開(kāi)AnalogDesignEnvironment窗口，如下圖所示。22SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景AnalogDesignSimulation菜單介紹23SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景工具欄介紹24SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Analyses菜單

選擇仿真類(lèi)型。Spectre的分析有很多種，如右圖所示，最基本的有：tran（瞬態(tài)分析）dc（直流分析）ac（交流分析）25SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景tran（瞬態(tài)分析）可選擇三種仿真精度：寬松的（liberal）：仿真速度最快，但是精度最低，適合數(shù)字電路或者是變化速度較低的模擬電路。適合的（moderate）：仿真器默認(rèn)的設(shè)置，精確度類(lèi)似于用Spice2計(jì)算的仿真結(jié)果保守的（conservative）：具有最高的精度但速度最慢，適合較敏感的模擬電路26SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景dc（直流分析）dc（直流分析）可以在直流條件下Temperature、DesignVariable、ComponentParameter、ModelParameter進(jìn)行掃描仿真。例如：對(duì)溫度的掃描（測(cè)量溫度系數(shù)），電路隨電源電壓變化曲線等。27SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景ac（交流分析）ac（交流分析）是分析電路性能隨著運(yùn)行頻率變化而變化的仿真。即可以對(duì)頻率進(jìn)行掃描也可以在某個(gè)頻率下進(jìn)行對(duì)其它變量的掃描。28SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Variables菜單Variables菜單包括Edit等菜單項(xiàng)?？梢詫?duì)變量進(jìn)行添加、刪除、查找、復(fù)制等操作。變量（Variables）既可以是電路中元器件的某一個(gè)參量，也可以是一個(gè)表達(dá)式。變量將在參量掃描（Parametricanlysis）時(shí)用到。29SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Tools菜單Tools內(nèi)包含了：參變量分析工藝角仿真蒙特卡洛仿真參數(shù)優(yōu)化器計(jì)算器結(jié)果瀏覽器等非常實(shí)用的工具30SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景參量分析菜單Tools/ParametricAnalysis：它提供了一種很重要的分析方法——參量分析方法，即參量掃描，用戶(hù)自定義的變量（variables）進(jìn)行掃描，從而找出最合適的值。31SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景結(jié)果瀏覽菜單Tools/ResultsBrowser：提供了電路中各個(gè)元件的重要參數(shù)。比如DC仿真后，MOSFETS的實(shí)際Vth，gm等參數(shù)。32SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Outputs菜單Outputs/Tobeplotted/selectedonschematicSchematic子菜單用來(lái)在電路圖上選取要顯示的波形（點(diǎn)擊連線選取節(jié)點(diǎn)電壓，點(diǎn)擊元件端點(diǎn)選取節(jié)點(diǎn)電流）。SaveAll選項(xiàng)用來(lái)設(shè)置是否保存所有節(jié)點(diǎn)數(shù)據(jù)。在較大規(guī)模電路仿真時(shí)，應(yīng)選取少量關(guān)鍵節(jié)點(diǎn)，以保證仿真成功33SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Output菜單（續(xù)）Outputs/Setup：當(dāng)我們需要輸出比如帶寬、增益等需要計(jì)算的值，這時(shí)可以在Outputs/setup中設(shè)定其名稱(chēng)和表達(dá)式。在運(yùn)行仿真之后，這些輸出將會(huì)很直觀的顯示出來(lái)。例：標(biāo)識(shí)3db的點(diǎn)，我們用到的表達(dá)式如下：bandwidth（VF（“/Out”），3，“l(fā)ow”）

需要注意的是：表達(dá)式一般都是通過(guò)caculator輸入的。Cadence自帶的計(jì)算器功能強(qiáng)大，除了輸入一些普通表達(dá)式外，還自帶一些特殊表達(dá)式，如bandwidth，average等34SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Calculator的使用Calculator是一個(gè)重要的數(shù)據(jù)處理工具，可以用來(lái)仿真電源抑制比，相位裕度，計(jì)算頻譜等35SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Results菜單36SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景仿真結(jié)果的顯示以及處理在仿真有了結(jié)果之后，如果設(shè)定的output有plot屬性的話(huà)，系統(tǒng)會(huì)自動(dòng)調(diào)出waveform窗口，并顯示outputs的波形，如左圖37SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景PVT仿真要在不同的PVT（Process，Voltage，Temperature）下對(duì)模擬電路進(jìn)行仿真。P對(duì)應(yīng)的是不同的工藝角類(lèi)型（MOSFET有ss，sf，tt，fs，ff五種工藝角。電阻，電容，電感，二極管等有三個(gè)工藝角）。V指的是電源電壓，要求仿真標(biāo)稱(chēng)值±10%電源電壓下的電路結(jié)果T溫度要求對(duì)于芯片的應(yīng)用范圍有所不同：民用級(jí)是0℃~70℃工業(yè)級(jí)是-40℃~85℃軍用級(jí)是-55℃~125℃38SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景分模塊仿真存在問(wèn)題在電路越來(lái)越復(fù)雜的情況下，存在許多重復(fù)單元，如果

花時(shí)間分別去建立schematic，明顯會(huì)使工作更繁復(fù)。解決方案

我們?cè)诮⒘艘粋€(gè)子電路后，可以將其看作一個(gè)整體，建立一個(gè)模塊，即建立一個(gè)symbol（viewname），放在用戶(hù)自己庫(kù)里作為一個(gè)器件（component）來(lái)用，這樣可以大大減小工作量，提高效率，簡(jiǎn)化設(shè)計(jì)39SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Schematic和symbol圖在LibraryManager中分別建立cellview的schematic（view）和symbol（view），如下圖所示。兩者的Pin的名稱(chēng)和屬性必須一致，這樣才能建立起一一的對(duì)應(yīng)的關(guān)系。40SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景建立子模塊的方法1、直接建立在LibraryManager中新建cell，在彈出的窗口的Tool項(xiàng)選擇Composer-symbol，即建立的是symbol（view）；用子菜單Add/Shape/Line和Add/Shape/Circle的命令畫(huà)出所需的形狀；用子菜單Add/lable的命令添加標(biāo)簽[@instanceName]；用子菜單Add/Pin的命令添加管腳；用子菜單Add/SelectionBox命令添加選擇框。2、間接建立打開(kāi)cell的schematic（view），用子菜單Design/CreateCellview/FromCellview命令。在彈出的窗口里輸入相應(yīng)的名稱(chēng)，單擊OK。41SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景子模塊的調(diào)用在Schematic中點(diǎn)擊Addinstance。然后在library中選中你的子模塊所在的library，cellview，symbol。這樣就可以調(diào)用你設(shè)計(jì)的子模塊了。42SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景FSK電路仿真實(shí)例FSK（Frequency-shiftkeying）頻移鍵控是利用載波的頻率變化來(lái)傳遞數(shù)字信息。要求：輸入250KHz，0~3V方波當(dāng)輸入為高電平，輸出頻率為2MHz信號(hào)當(dāng)輸入為低電平，輸出頻率為4MHz信號(hào)43SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景搭建FSK電路FSK電路如下圖所示：44SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景建立Symbol圖為電路創(chuàng)建Symbol之后該電路即可作為模塊方便被其它電路調(diào)用45SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景建立symbol圖（續(xù)）46SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景創(chuàng)建仿真電路創(chuàng)建仿真電路cell以及schematic調(diào)用所需各模塊并連接47SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景創(chuàng)建仿真電路（續(xù)）48SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景設(shè)置仿真器運(yùn)行AnalogEnvironment設(shè)置ModelLibraries49SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景Analysis菜單選擇仿真類(lèi)型。Spectre的分析有很多種，如右圖。最基本的有：tran（瞬態(tài)分析）dc（直流分析）ac（交流分析）tran（瞬態(tài)分析）可選擇三種仿真精確度：寬松的（liberal）適中的（moderate）保守的（conservative）50SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景添加觀察信號(hào)仿真123451SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景仿真結(jié)果52SpectreUltrasimSpectre-Verilog仿真結(jié)果（續(xù)）53仿真結(jié)果（續(xù)）53SpectreUltrasimSpectre-Verilog演示背景頻譜分析54SpectreUltrasimSpectre-Verilog頻譜分析（續(xù)1）55頻譜分析（續(xù)1）55SpectreUltrasimSpectre-Verilog演示背景頻譜分析（續(xù)2）56SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景頻譜分析（續(xù)3）57SpectreUltrasimSpectre-VerilogSpectreUltrasimSpectre-Verilog演示背景頻譜分析（續(xù)4）58SpectreUltrasimSpectre-VerilogUltrasimSpectre-Verilog演示Spectre背景Ultrasim仿真技術(shù)傳統(tǒng)的SPICE仿真器（例如Spectre、PSPICE）有一些人所共知的局限性，例如仿真容量小（大約只能支持5萬(wàn)有源器件），對(duì)較大設(shè)計(jì)的仿真速度較慢。為了克服這些局限，Cadence推出了第三代SPICE仿真器，即所謂的FastSPICE仿真器，即ultrasim仿真器，采用了電路劃分、多速率仿真和壓縮表模型等技術(shù)。59UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景軟件啟動(dòng)輸入source/opt/demo/cdsmmsim7_cal11.env輸入icfb&60UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景Ultrasim仿真環(huán)境設(shè)置Ultrasim已經(jīng)集成在Cadence的仿真流程中，在搭建好電路圖并且保存后，從Composer-schematic界面中的Tools->AnalogEnvironment項(xiàng)就可以打開(kāi)ADE窗口。61UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景選擇仿真器ADE窗口默認(rèn)的仿真器為spectre，為了使用Ultrasim仿真器，點(diǎn)擊Setup->Simulator/directory/host，彈出對(duì)話(huà)框如圖所示。選擇仿真使用的模型，在下圖Simulator中選擇Ultrasim。62UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景選擇仿真類(lèi)型如同spectre仿真，通過(guò)Setup->ModelLibrarySetup選擇模型文件的路徑，并填入仿真模型的工藝角類(lèi)型。在Analyses菜單中可以選擇分析類(lèi)型，從Analyses->Choose打開(kāi)如圖窗口，選擇瞬態(tài)分析類(lèi)型tran，tran的設(shè)置只需填入仿真停止時(shí)間即可。選擇是否保存直流工作點(diǎn)。63UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景選擇仿真精度和速度接下來(lái)選擇仿真所需要的精度和速度，如圖所示，進(jìn)入simulation菜單，選擇Option->Analog。64UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景設(shè)定ultrasim仿真環(huán)境然后顯示如圖所示的simulationoption窗口，它有許多選項(xiàng)的設(shè)置，包括速度、精度、輸出、溫度、規(guī)模等等。下面將主要介紹一下四項(xiàng)仿真參數(shù)的設(shè)置：仿真模式仿真速度矩陣分割波形文件格式65UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景仿真模式介紹Simulation

Mode中有6種模式：DigitalFast（DF）DigitalAccurate（DA）MixedSignal（MS）AnalogMultiRate（AMR）Analog（A）Spice（S）

六種模式的精度依次升高，但是仿真速度依次降低。每種模式所利用的仿真模型有相應(yīng)的應(yīng)用。下面將詳細(xì)介紹每種模式的應(yīng)用、使用的模型以及仿真的目標(biāo)精度。66UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景仿真模式介紹（續(xù)1）67UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景仿真模式介紹（續(xù)2）DigitalFast（DF）的目標(biāo)誤差精度是S模式的10%以?xún)?nèi)，為數(shù)字電路和存儲(chǔ)器的功能驗(yàn)證而設(shè)計(jì)。用于提供高速仿真。DigitalAccurate（DA）用于數(shù)字電路和存儲(chǔ)器的時(shí)序驗(yàn)證、一些PLL和混合信號(hào)驗(yàn)證。此模式目標(biāo)仿真誤差小于5%。MixedSignal（MS）為模擬、混合信號(hào)和PLL的應(yīng)用提供了所需的精確度。此模式的目標(biāo)誤差精度在3%以?xún)?nèi)。68UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景仿真模式介紹（續(xù)3）AnalogMultiRate（AMR）應(yīng)用于那些過(guò)于敏感而不能使用MS模式的仿真，或者過(guò)于復(fù)雜而不能使用一個(gè)模式的多速率行為。目標(biāo)誤差精度為S模式2%以?xún)?nèi)。Analog（A）應(yīng)用于如AD、DA和DC/DC電路等高精度應(yīng)用。它使用與MS模式相同的典型模型。提供了速度比傳統(tǒng)SPICE快3到10倍的仿真。SPICE（S）采用BerkeleySPICE模式，并匹配其他SPICE仿真器（目標(biāo)誤差1%）。69UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景仿真速度設(shè)置speedoption可以設(shè)置總的公差容忍度tol，tol包括電壓、電流等所有的公差容忍度之和。Speedoption有八個(gè)選項(xiàng)，分別是speed=1,2,3,4,5,6,7,8。其對(duì)應(yīng)tol分別是0.0001，0.001，0.0025，0.005，0.01，0.02，0.04，0.07，精度依次降低。通常，如果精度要求不是很高，可以采用默認(rèn)設(shè)置。注意：精度設(shè)置的越高，相應(yīng)的速度越低70UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景矩陣分割設(shè)置Ultrasim把大的電路矩陣分割成小的矩陣，以加快仿真速度，但同時(shí)會(huì)損失一些精度。Analog選項(xiàng)用來(lái)控制矩陣分割的大小，通常采用默認(rèn)設(shè)置。以下是適用每種analog值的電路Analog=0適用于數(shù)字電路和存儲(chǔ)器電路Analog=1適用于數(shù)字電路、存儲(chǔ)器電路和混合信號(hào)電路Analog=2適用于混合信號(hào)、模擬和射頻電路Analog=3適用于模擬電路和射頻電路Analog=4適用于混合信號(hào)電路（高度敏感）71UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景波形文件格式的設(shè)置

ultrasim支持以多種波形文件格式存儲(chǔ)波形，主要有psf和sst2。psf應(yīng)用很廣泛，可以通過(guò)cadence的awd和新的wavescan打開(kāi)。sst2是cadence新的壓縮波形文件格式，生成的波形文件最小，可以使用cadence的wavescan和simvision打開(kāi)。72UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景ADE設(shè)置設(shè)置好這些仿真條件后，選擇保存所要輸出的電壓或者電流，點(diǎn)擊simulation中的NetlistandRun，即可進(jìn)行Ultrasim的仿真。73UltrasimSpectre-Verilog演示SpectUltrasimSpectre-Verilog演示Spectre背景頻譜結(jié)果74UltrasimSpectre-Verilog演示SpectSpectre-Verilog演示Spectre-Verilog仿真技術(shù)Mixed-SignalSimulator的基本結(jié)構(gòu)以模擬電路仿真器為核心

在處理數(shù)?；旌想娐窌r(shí)將數(shù)字部分等效為相應(yīng)的簡(jiǎn)化的模擬電路，或者采用解析函數(shù)來(lái)表示邏輯模塊的行為，然后對(duì)整個(gè)系統(tǒng)采用模擬電路的方法進(jìn)行仿真。優(yōu)點(diǎn)：仿真結(jié)果精確、能處理的電路規(guī)模比較大，模擬速度也有顯著提高。缺點(diǎn)：比邏輯仿真器慢很多。同時(shí)包含模擬和數(shù)字兩個(gè)仿真核

處理速度快，能處理的電路規(guī)模極大，但需要解決模擬仿真核和數(shù)字仿真核之間的通信問(wèn)題；另外，由于數(shù)字邏輯仿真器和模擬仿真器的輸入、輸出數(shù)據(jù)是不一樣的，還須在模擬仿真核和數(shù)字仿真核之間實(shí)現(xiàn)模擬和數(shù)字信號(hào)的相互轉(zhuǎn)換Spectre背景Ultrasim75Spectre-Verilog演示Spectre-VerilSpectre-Verilog演示軟件啟動(dòng)source/opt/demo/cdsmmsim7_cal11.envsource/opt/demo/ldv4.envicfb&Spectre背景Ultrasim76Spectre-Verilog演示軟件啟動(dòng)source/oSpectre-Verilog演示數(shù)?；旌戏抡媪鞒虅?chuàng)建模擬電路symbol創(chuàng)建數(shù)字電路symbol創(chuàng)建數(shù)?；旌想娐穲D創(chuàng)建數(shù)模混合仿真配置文件打開(kāi)仿真配置文件設(shè)置數(shù)模接口電平打開(kāi)仿真器并設(shè)置仿真Spectre背景Ultrasim77Spectre-Verilog演示數(shù)?；旌戏抡媪鞒虅?chuàng)建模擬電Spectre-Verilog演示創(chuàng)建模擬電路symbolSpectre背景Ultrasim78Spectre-Verilog演示創(chuàng)建模擬電路symbolSpectre-Verilog演示創(chuàng)建模擬電路symbol（續(xù)1）Spectre背景Ultrasim79Spectre-Verilog演示創(chuàng)建模擬電路symbol（Spectre-Verilog演示創(chuàng)建模擬電路symbol（續(xù)2）Spectre背景Ultrasim80Spectre-Verilog演示創(chuàng)建模擬電路symbol（Spectre-Verilog演示創(chuàng)建模擬電路symbol（續(xù)3）Spectre背景Ultrasim81Spectre-Verilog演示創(chuàng)建模擬電路symbol（Spectre-Verilog演示創(chuàng)建數(shù)字電路symbolSpectre背景Ultrasim保存并退出后軟件會(huì)提示是否創(chuàng)建symbol82Spectre-Verilog演示創(chuàng)建數(shù)字電路symbolSSpectre-Verilog演示創(chuàng)建數(shù)?；旌想娐穲DSpectre背景Ultrasim83Spectre-Verilog演示創(chuàng)建數(shù)?；旌想娐穲DSpecSpectre-Verilog演示創(chuàng)建數(shù)?；旌想娐穲D（續(xù)）Spectre背景Ultrasim84Spectre-Verilog演示創(chuàng)建數(shù)?；旌想娐穲D（續(xù)）SSpectre-Verilog演示創(chuàng)建仿真配置文件Spectre背景Ultrasim85Spectre-Verilog演示創(chuàng)建仿真配置文件SpectSpectre-Verilog演示創(chuàng)建仿真配置文件（續(xù)1）Spectre背景Ultrasim86Spectre-Verilog演示創(chuàng)建仿真配置文件（續(xù)1）SSpectre-Verilog演示創(chuàng)建仿真配置文件（續(xù)2）Spectre背景Ultrasim87Spectre-Verilog演示創(chuàng)建仿真配置文件（續(xù)2）SSpectre-Verilog演示創(chuàng)建仿真配置文件（續(xù)3）