用狀態(tài)機(jī)設(shè)計(jì)的TLC1196采樣控制電路

基于FPGA的TLC1196采樣控制器設(shè)計(jì)徐威寧波大學(xué)、信息科學(xué)與工程學(xué)院、通信112班、116040040摘要：本次實(shí)驗(yàn)是基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)。設(shè)計(jì)出一個(gè)由狀態(tài)機(jī)控制的LTC1196采樣控制電路，進(jìn)行ADC的采樣。采樣率為100KSPS，有兩種采樣方式，一種是每按一次鍵，自動(dòng)產(chǎn)生和一組時(shí)鐘完成一次轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果顯示在數(shù)碼管上；另一種是一直自動(dòng)進(jìn)行采樣和轉(zhuǎn)換，并將轉(zhuǎn)換結(jié)果顯示在數(shù)碼管上。實(shí)驗(yàn)的主要是狀態(tài)機(jī)的設(shè)計(jì)、串并行數(shù)據(jù)的轉(zhuǎn)換和signalTapII的使用。關(guān)鍵字：FPGA、ADC、采樣、串并轉(zhuǎn)換、signalTapII。一、設(shè)計(jì)任務(wù)與要求實(shí)驗(yàn)設(shè)備：quartus軟件一套；CG_DSE_03數(shù)字電路與系統(tǒng)實(shí)驗(yàn)平臺(tái)；USB-BLASTER下載器；設(shè)計(jì)要求：以約100KSPS的采樣率，連續(xù)對(duì)直流電壓進(jìn)行AD轉(zhuǎn)換，將串行結(jié)果轉(zhuǎn)換成并行，顯示在數(shù)碼管上，測(cè)量三個(gè)以上電壓點(diǎn)，分析ADC精度。輸入信號(hào)為100Hz、幅度約4.5V的正極性正弦信號(hào)，用SignalTapII邏輯分析儀分析轉(zhuǎn)換結(jié)果。實(shí)現(xiàn)單次AD轉(zhuǎn)換：每按一次鍵，自動(dòng)產(chǎn)生和一組時(shí)鐘完成一次轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果顯示在數(shù)碼管上。二、方案設(shè)計(jì)與論證2.1LTC1196-2B介紹該實(shí)驗(yàn)所用的ADC是采樣率最高為1MHz的8位串行LTC1196,可編程器件的PIO26提供控制該ADC片選CS的信號(hào)；PIO25為轉(zhuǎn)換時(shí)鐘信號(hào)CLK,串行轉(zhuǎn)換結(jié)果由PIO24輸出。ADC2的輸入模擬信號(hào)在實(shí)驗(yàn)箱的左側(cè)，允許輸入0?5V的信號(hào)。LTC1196-2B是8位、1MSPS、3線高速串行低功耗AD轉(zhuǎn)換器。供電電壓3?6V,模擬信號(hào)輸入范圍0?5V。內(nèi)含采樣和保持電路，具有高阻抗方式的串行接口，完成一次轉(zhuǎn)換需要12個(gè)時(shí)鐘周期。TOPVIEWCS+EN-INElVCCCS+EN-INLldoutT]C'LKLldoutLivrefSBPACKAGES-LEADPLASTICSOICTjmax=1Oja=彳75cC/W圖1LTC1196引腳圖圖1所示，是LTC1196引腳圖，下面是LTC1196-2B引腳說明表:引腳名稱：功能描述：CS1片選，低有效+IN,—IN2、3模擬輸入端GND4模擬/數(shù)字地CLK7時(shí)鐘D6數(shù)字轉(zhuǎn)換輸出out

Vref 5參考電壓tcYC(12CLKs]表1LTC1196-2BtcYC(12CLKs]十咖0卩IV?RRR4RQ1RQB1NULLBHS十咖0卩IV?RRR4RQ1RQB1NULLBHS匚1 Hi-ZtcoNV(8.5CLKs)1SMPLNULLBITS*AFTERCOMPLETINGTHEDATATRANSFER,IFFURTHERCLOCKSAREAPPLIEDWITHOSLOW.THEADCWILLOUTPUTZEROSINDEFINITELY.119Gi^BFD1DourI転tSMPL—Figure1.LTC1196OperatingSequence圖2LTC1196-2B時(shí)序圖從時(shí)序圖可以知道:采樣時(shí)間t 至少為2.5個(gè)f，單次轉(zhuǎn)換時(shí)間不少于12個(gè)f；SMPL CLK CLK片選下降沿離上一CLK上升沿至少13ns，離下一CLK上升沿，CS建立時(shí)間t—至少sucs26ns；時(shí)鐘頻率f不高于12MHz。轉(zhuǎn)換關(guān)系為CLKDATA=255xV/5vin2.2系統(tǒng)總體設(shè)計(jì)思路根據(jù)實(shí)驗(yàn)的要求進(jìn)行系統(tǒng)的設(shè)計(jì)。系統(tǒng)要求100KPS采樣率，由LTC1196-2B的時(shí)序圖可以知道每十二個(gè)f完成一次AD轉(zhuǎn)換，所以系統(tǒng)時(shí)鐘應(yīng)該設(shè)置為12MHz。CLK由于實(shí)驗(yàn)箱上沒有1.2MHz的時(shí)鐘，所以要用分頻。串行結(jié)果轉(zhuǎn)換成并行，可以通過編寫VHDL語言，生成模塊完成。單次和持續(xù)的轉(zhuǎn)換可以通過按鍵切換，在控制器模塊中完成。最后，AD轉(zhuǎn)換的結(jié)果是0?255，轉(zhuǎn)換結(jié)果在數(shù)碼管上顯示是16進(jìn)制的，不方便閱讀，可以考慮在完成實(shí)驗(yàn)要求之后再加上一個(gè)rom模塊，通過查表轉(zhuǎn)換，在數(shù)碼管上顯示成實(shí)際的電壓值。三、單元電路設(shè)計(jì)根據(jù)系統(tǒng)總統(tǒng)設(shè)計(jì)思路,滿足實(shí)驗(yàn)要求只需要設(shè)計(jì)一個(gè)狀態(tài)機(jī)實(shí)現(xiàn)的控制器模塊和一個(gè)LPM_ROM模塊。

3.1控制器模塊控制器完成的功能有：第一，控制AD單次或持續(xù)采樣，輸出串行數(shù)據(jù)；第二，進(jìn)行串并轉(zhuǎn)換，將LTC1196-2B輸出的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)輸出。系統(tǒng)時(shí)鐘采用的是50MHz的時(shí)鐘。為了滿足ADC采樣率100Kbps的要求，要將系統(tǒng)時(shí)鐘進(jìn)行分頻，分出1.2MHz供給ADC，作為采樣時(shí)鐘?？刂破髂K的代碼及說明如下所示：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadcisport(clkz :instd_logic;datain:instd_logic;reset:instd_logic;en :instd_logic;en2 :instd_logic;clk_rom:outstd_logic;clk_o :outstd_logic;cs :outstd_logic;dataout:outstd_Logic_vector(7downto0));-系統(tǒng)時(shí)鐘--AD串行數(shù)據(jù)輸入--系統(tǒng)復(fù)位鍵--單次采樣按鍵-系統(tǒng)時(shí)鐘--AD串行數(shù)據(jù)輸入--系統(tǒng)復(fù)位鍵--單次采樣按鍵--持續(xù)采樣按鍵--LPM_R0M模塊時(shí)鐘--AD時(shí)鐘--AD轉(zhuǎn)換使能--并行結(jié)果輸出architecturebehaveofadcistypestatesis(s0,s1,s2);signalcurrent_state,next_state:states;signaltemp:std_logic_vector(7downto0);signalclk_tp:std_logic;signalclk:std_logic;signalclklk:std_logic;signalcnt_en:std_logic;signalcnt_f:std_logic_vector(4downto0);signalcnt_f1:integer;signalcnt:std_logic_vector(3downto0);signaldatatemp:std_logic_vector(7downto0);beginclk_ov=clk_tp;clk_romv=clkz;clk_1k<=clklk;process(clkz,cnt_f,cnt_f1)begin-狀態(tài)機(jī)三個(gè)狀態(tài)，分別為初始狀態(tài)、計(jì)數(shù)狀態(tài)和顯示狀態(tài)。--串并轉(zhuǎn)換臨時(shí)存儲(chǔ)單元--移位寄存數(shù)量控制使能--分頻計(jì)數(shù)--此進(jìn)程為分頻，輸入的是50MHz的系統(tǒng)時(shí)鐘，計(jì)數(shù)0if(clkz'eventandclkz=T)thencnt_fv=cnt_f+1;ifcnt_f="10101"thenclk<=notclk;cnt_f<="00000";endif;endif;endprocess;process(clk,reset,datain)beginifreset=Tthencurrent_statev=s0;elsifclk'eventandclk='0'thencurrent_statev=next_state;elsifclk'eventandclk=Tthenifcnt>="0010"thentempv=temp(6downto0)&datain;elsenull;endif;elsenull;endif;endprocess;process(current_state,datain,en,en2)begincasecurrent_stateiswhens0=>clk_tpv=T;csv=T;datatemp<="00000000";cnt_en<='0';if(enoren2)=Tthennext_statev=s1;elsenext_statev=s0;endif;whens1=>clk_tp<=clk;cs<='0';datatemp<="00000000";cnt_env=T;ifcnt="1011"thennext_statev=s2;elsenext_statev=s1;endif;到20,分頻后約為1.19MHz到20,分頻后約為1.19MHz-此進(jìn)程為狀態(tài)機(jī)，控制AD轉(zhuǎn)換clk_tpv=T;csv=T;--檢測(cè)單次采樣按鍵是否為‘--檢測(cè)單次采樣按鍵是否為‘1'是則停留在狀態(tài)2,顯示結(jié)果。--判斷持續(xù)采樣按鍵是否為‘1'是則跳轉(zhuǎn)到狀態(tài)1，接著進(jìn)行AD采樣，否則跳回狀態(tài)零，等待單次或持續(xù)采樣按鍵開啟。ifen=Tthennext_statev=s2;elsifen2=Tthennext_statev=sl;elsenext_statev=sO;endif;whenothers=>clk_tpv=T;csv=T;datatempv="00000000";cnt_en<='0';next_statev=sO;endcase;endprocess;process(clk_tp)beginifclk_tp'eventandclk_tp=Tthenifcnt_en=Tthencnt<=cnt+1;ifcnt="1011"thencnt<="0000";endif;elsecnt<="0000";endif;elsenull;endif;endprocess;endbehave;3.2LPM_ROM模塊LPM_ROM模塊是用來將數(shù)碼管上顯示的十六進(jìn)制數(shù)轉(zhuǎn)化為十進(jìn)制數(shù)，方面閱讀。其計(jì)算公式如下：y=roundKx/255)*5*10〕y是數(shù)碼管上顯示的數(shù)字，x為輸入的0-255的八位并行數(shù)據(jù)。因?yàn)長TC1196-2B的基準(zhǔn)電壓是5V，所以乘以5。結(jié)果乘以10之后取整，是取出在數(shù)碼管顯示的整數(shù)位和第一位小數(shù)位。LPM_ROM的ROM表數(shù)據(jù)如下：圖3LPM_ROM表LPM_ROM的模塊的時(shí)鐘要比ADC的采樣率要高，保證ADC輸出數(shù)據(jù)時(shí)能LPM_ROM模塊能盡快同步查詢出十進(jìn)制數(shù)，并輸出。這里就采用的是系統(tǒng)時(shí)鐘，為ADC采樣率的12倍，滿足要求。3.3總體系統(tǒng)示意圖與引腳配置按照功能分析已經(jīng)控制器模塊，LPM_ROM模塊的說明，在quartus中生成模塊，組成系統(tǒng)。總體系統(tǒng)的示意圖和引腳的配置如下。PIN91PINPINBlzFPINPIN4342—三"痿J豐—―s 二PIN91PINPINBlzFPINPIN4342—三"痿J豐—―s 二滋iclkzclk_romdetainclk_oresetclk_1kenD5en2datMut[7..Ojin&t2訝芷.近........產(chǎn)二;....兩& FpUTPUT_I 阻業(yè) iywwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwwww^jOUTPUf| scs iIpmaddress[7..Ql?…>clock 如instlPIN92PIN_115piNPINPINPINPINPIN114帀712wi"wo97~PIN96圖4總體系統(tǒng)與引腳示意圖保存后進(jìn)行編譯程序，進(jìn)行程序的調(diào)試。完成后測(cè)試實(shí)驗(yàn)系統(tǒng)，分析實(shí)驗(yàn)數(shù)據(jù)。、系統(tǒng)測(cè)試與分析按照實(shí)驗(yàn)要求，先對(duì)直流以約100KSPS的采樣率，連續(xù)對(duì)直流電壓進(jìn)行AD轉(zhuǎn)換，將串行結(jié)果轉(zhuǎn)換成并行，顯示在數(shù)碼管上，測(cè)量三個(gè)以上電壓點(diǎn)，分析ADC精度。測(cè)量結(jié)果如下表所示。電壓表讀數(shù)V八位并行數(shù)據(jù)數(shù)碼管數(shù)據(jù)理論結(jié)果精度測(cè)試點(diǎn)11.1391.138100%測(cè)試點(diǎn)22.5812.57F99.3%測(cè)試點(diǎn)34.9FA4.9FA99.6%表2直流電源AD采樣精度測(cè)量數(shù)據(jù)輸入信號(hào)為100Hz、幅度約4.5V的正極性正弦信號(hào)，用SignalTapII邏輯分析儀分析轉(zhuǎn)換結(jié)果。下圖是用signalTapII邏輯分析儀觀察到的實(shí)驗(yàn)結(jié)果。W6 1BO 1S4 1V2 2UU 204 2US 212 216dillllijillllijiilllh—iillllijillllijiilllm圖5使用signalTap觀察到的100KHz正弦波觀察波形數(shù)據(jù)，在正弦波的峰峰值最大數(shù)據(jù)為D8h，按照ADC原理還原為實(shí)際電壓值為4.24伏。在圖中可以明顯看到，在一個(gè)正弦波的周期中，有十個(gè)數(shù)據(jù)點(diǎn)，數(shù)據(jù)點(diǎn)正好在正弦波峰峰值處，即數(shù)據(jù)為E5的概率很小。所有實(shí)驗(yàn)得到的結(jié)果是合理有效的。實(shí)現(xiàn)單次AD轉(zhuǎn)換：每按一次鍵，自動(dòng)產(chǎn)生和一組時(shí)鐘完成一次轉(zhuǎn)換，將轉(zhuǎn)換結(jié)果顯示在數(shù)碼管上。這個(gè)功能在已經(jīng)達(dá)到要求，實(shí)現(xiàn)的原理是，通過按鍵，產(chǎn)生一個(gè)脈沖信號(hào)，開始第一次轉(zhuǎn)換，在狀態(tài)機(jī)中進(jìn)行狀態(tài)轉(zhuǎn)換。當(dāng)