第九章半導(dǎo)體

第九章半導(dǎo)體1第1頁，課件共53頁，創(chuàng)作于2023年2月第9章時(shí)序電路（觸發(fā)器）第2頁，課件共53頁，創(chuàng)作于2023年2月內(nèi)容提要引言鎖存器靜態(tài)鎖存器動(dòng)態(tài)鎖存器寄存器施密特觸發(fā)器第3頁，課件共53頁，創(chuàng)作于2023年2月組合邏輯OutputsInputs一、引言輸出直接與輸入的某種邏輯組合相關(guān)邏輯電路OutputsInputs輸出不僅與當(dāng)前輸入，而且與前一個(gè)輸出相關(guān)存儲(chǔ)元件第4頁，課件共53頁，創(chuàng)作于2023年2月對(duì)組合邏輯電路組合邏輯對(duì)時(shí)序邏輯電路時(shí)序邏輯保持無條件反映輸入信號(hào)的變化有條件反映輸入信號(hào)的變化第5頁，課件共53頁，創(chuàng)作于2023年2月邏輯運(yùn)算OutputsInputs數(shù)據(jù)保持電路時(shí)序邏輯電路的構(gòu)成數(shù)據(jù)保持電路實(shí)現(xiàn)邏輯運(yùn)算Inputs數(shù)據(jù)保持電路ClkOutput第6頁，課件共53頁，創(chuàng)作于2023年2月011001×1×數(shù)據(jù)保持機(jī)理靜態(tài)保持動(dòng)態(tài)保持11×第7頁，課件共53頁，創(chuàng)作于2023年2月時(shí)序邏輯電路的基本單元鎖存器

當(dāng)時(shí)鐘信號(hào)為高（或低）時(shí)傳輸數(shù)據(jù)。其他時(shí)間保持?jǐn)?shù)據(jù)DClkQDClkQ寄存器 時(shí)鐘上升沿或下降沿到來時(shí)傳輸數(shù)據(jù)。其他情況保持?jǐn)?shù)據(jù)ClkClkDDQQ第8頁，課件共53頁，創(chuàng)作于2023年2月電平靈敏（LevelSensitive）,不是邊沿觸發(fā)可以是正電平靈敏或負(fù)電平靈敏，當(dāng)時(shí)鐘為高電平（或低電平）時(shí)，輸入的任何變化經(jīng)過一段延遲就會(huì)反映在輸出端上二、鎖存器（Latch）第9頁，課件共53頁，創(chuàng)作于2023年2月第10頁，課件共53頁，創(chuàng)作于2023年2月1.靜態(tài)鎖存器基于或非門的SR（set-reset）鎖存器(1)SR鎖存器第11頁，課件共53頁，創(chuàng)作于2023年2月npnRpnpnSp基于或非門的SR（set-reset）鎖存器版圖見P156QQ第12頁，課件共53頁，創(chuàng)作于2023年2月基于與非門的SR（set-reset）鎖存器SRQQ00111010010111QQ第13頁，課件共53頁，創(chuàng)作于2023年2月帶時(shí)鐘控制的SR（set-reset）鎖存器SRQQCKSRQQCKCK＝1時(shí)SR鎖存器工作，CK＝0時(shí)輸出維持電路圖見P158圖8.38第14頁，課件共53頁，創(chuàng)作于2023年2月(2)D鎖存器QQCKDQDCKQQ×0Q11100011DCKQQCK＝1時(shí)D鎖存器傳輸數(shù)據(jù)，CK＝0時(shí)輸出維持第15頁，課件共53頁，創(chuàng)作于2023年2月2.動(dòng)態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）簡單的動(dòng)態(tài)鎖存器第16頁，課件共53頁，創(chuàng)作于2023年2月（2）半靜態(tài)鎖存器QQQQ在動(dòng)態(tài)鎖存中引入靜態(tài)鎖存DCLKCLKQ弱反相器實(shí)現(xiàn)（強(qiáng)制寫入）（控制門可僅用NMOS實(shí)現(xiàn)）第17頁，課件共53頁，創(chuàng)作于2023年2月DCLKCLKQ基于傳輸門MUX的Latch(見書P160)（1）尺寸設(shè)計(jì)容易（2）晶體管數(shù)目多（時(shí)鐘負(fù)載因而功耗大）Q第18頁，課件共53頁，創(chuàng)作于2023年2月基于MUX的Latches負(fù)電平鎖存器(當(dāng)CLK=0時(shí)透明傳輸)正負(fù)電平鎖存器(當(dāng)CLK=1時(shí)透明傳輸)CLK10DQ0CLK1DQ第19頁，課件共53頁，創(chuàng)作于2023年2月第20頁，課件共53頁，創(chuàng)作于2023年2月第21頁，課件共53頁，創(chuàng)作于2023年2月DClkQ寄存器（觸發(fā)器） 在時(shí)鐘的上升或下降沿鎖存數(shù)據(jù)ClkDQ二、觸發(fā)器（FlipFlop）/寄存器（Register)第22頁，課件共53頁，創(chuàng)作于2023年2月1.觸發(fā)器的建立時(shí)間（setuptime)、維持時(shí)間（holdtime)和延遲時(shí)間tC-QClkDQTsetupTsetup：在時(shí)鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時(shí)間ClkDQTholdThold：在時(shí)鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時(shí)間第23頁，課件共53頁，創(chuàng)作于2023年2月ClkDQtC-Q延遲時(shí)間tC-Q：時(shí)鐘沿與輸出端之間的延遲（clocktoQ）。第24頁，課件共53頁，創(chuàng)作于2023年2月2.觸發(fā)器電路：正負(fù)電平靈敏的兩個(gè)Latch

構(gòu)成主從（Master-Slave）邊沿觸發(fā)器時(shí)鐘為高電平時(shí)，主Latch維持，QM值保持不變，輸出值Q等于時(shí)鐘上升沿前的輸入D的值，效果等同于“正沿觸發(fā)”第25頁，課件共53頁，創(chuàng)作于2023年2月QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent正負(fù)電平靈敏的兩個(gè)Latch

構(gòu)成主從（Master-Slave）邊沿觸發(fā)器第26頁，課件共53頁，創(chuàng)作于2023年2月在時(shí)鐘信號(hào)到來之前輸入信號(hào)必須穩(wěn)定的時(shí)間建立（set-up)時(shí)間:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM第27頁，課件共53頁，創(chuàng)作于2023年2月傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的建立時(shí)間tsutpd-I1tpd-T1tpd-I3tpd-I2∑tsetup=3*tpd_inv+tpd_t第28頁，課件共53頁，創(chuàng)作于2023年2月建立時(shí)間仿真VoltsTime(ns)DclkQQMI2outtsetup=0.21ns動(dòng)作正常！第29頁，課件共53頁，創(chuàng)作于2023年2月VoltsTime(ns)DclkQQMI2outtsetup=0.20ns數(shù)據(jù)傳輸失敗！建立時(shí)間仿真第30頁，課件共53頁，創(chuàng)作于2023年2月在時(shí)鐘信號(hào)到來后，輸入信號(hào)應(yīng)該保持的時(shí)間維持（hold)時(shí)間:tholdtholdThold=0QM的值維持D的值，OKThold<0只要QM的值維持D的值，OK第31頁，課件共53頁，創(chuàng)作于2023年2月在時(shí)鐘信號(hào)到來之后，輸出信號(hào)發(fā)生變化所需時(shí)間傳輸延遲時(shí)間:tc-qVoltstc-q(LH)tc-q(HL)第32頁，課件共53頁，創(chuàng)作于2023年2月傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的傳輸延遲tc-qtpd-T3tpd-I6∑tc-q=tpd_inv+tpd_t第33頁，課件共53頁，創(chuàng)作于2023年2月3.時(shí)鐘重疊問題CLKCLKAB(a)電路結(jié)構(gòu)XDQCLKCLK!clkclk理想的時(shí)鐘!clkclk非理想的時(shí)鐘時(shí)鐘傾斜（skew)1-1overlap0-0overlap第34頁，課件共53頁，創(chuàng)作于2023年2月DclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）當(dāng)Clk和!Clk同時(shí)為高時(shí)，A點(diǎn)同時(shí)為D和B點(diǎn)驅(qū)動(dòng)，造成不定狀態(tài)（2）當(dāng)Clk和!Clk同時(shí)為高一段較長時(shí)間時(shí)，D可以直接穿通經(jīng)過主從觸發(fā)器（3）采用兩相位不重迭時(shí)鐘可以解決此問題，但時(shí)鐘不重迭部分不能太長以免漏電時(shí)間過長引起出錯(cuò)第35頁，課件共53頁，創(chuàng)作于2023年2月4.兩相時(shí)鐘Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1mastertransparentslaveholdmasterholdslavetransparent動(dòng)態(tài)存儲(chǔ)tnon_overlap第36頁，課件共53頁，創(chuàng)作于2023年2月兩相時(shí)鐘發(fā)生器clkclk1clk2ABclkBclk1clk2A第37頁，課件共53頁，創(chuàng)作于2023年2月5.C2MOSRegisterClockedCMOS動(dòng)態(tài)寄存器第38頁，課件共53頁，創(chuàng)作于2023年2月對(duì)時(shí)鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap數(shù)據(jù)D（0）可以傳遞到X（1），但不會(huì)傳遞到Q數(shù)據(jù)D（1）可以傳遞到X（0），但不會(huì)傳遞到Q（但有維持時(shí)間要求）!clkclk第39頁，課件共53頁，創(chuàng)作于2023年2月DQClkClk’第40頁，課件共53頁，創(chuàng)作于2023年2月6.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點(diǎn)：晶體管數(shù)目少，時(shí)鐘負(fù)載小缺點(diǎn)：設(shè)計(jì)驗(yàn)證復(fù)雜常用于高性能處理器中(TSPC)建立時(shí)間:0維持時(shí)間:脈沖寬度延遲時(shí)間:2INV第41頁，課件共53頁，創(chuàng)作于2023年2月7.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線對(duì)變化緩慢的輸入信號(hào)輸出信號(hào)能快速響應(yīng)

第42頁，課件共53頁，創(chuàng)作于2023年2月一般的反向器tvVM=VDD/2VinVoutVM第43頁，課件共53頁，創(chuàng)作于2023年2月一般的反向器tvVM=VDD/2VinVoutVM輸出信號(hào)從高到低翻轉(zhuǎn)的邏輯閾值輸出信號(hào)從低到高翻轉(zhuǎn)的邏輯閾值第44頁，課件共53頁，創(chuàng)作于2023年2月施密特觸發(fā)器tvVM＋VinVoutVM+VM－VM-VM+第45頁，課件共53頁，創(chuàng)作于2023年2月tVINVM+VM-施密特觸發(fā)器tVOUT第46頁，課件共53頁，創(chuàng)作于2023年2月施密特觸發(fā)器可以有效抑制噪聲第47頁，課件共53頁，創(chuàng)作于2023年2月用施密特觸發(fā)器可以抑制噪聲第48頁，課件共53頁，創(chuàng)作于2023年2月CMOSSchmittTrigger反相器的閾值取決于P管和N管的尺寸之比。Vout為0時(shí)，相當(dāng)于M4與M2并聯(lián)，為1時(shí)，相當(dāng)于M3與M1并聯(lián)，從而相當(dāng)于改變了兩管尺寸之比。VinM2M1VDDXVoutM4M3第49頁，課件共53頁，創(chuàng)作于2023年2月邏輯閾值與晶體管尺寸的關(guān)系1001010.80.911.11.21.31.41.51.61.71.8MV

(V)Wp/Wn0.25um晶體管VDD=2.5vPMOS大NMOS大第50頁，課件共53頁，創(chuàng)作于2023年2月SchmittTriggerVTC2.5VX

(V)VM2VM1Vin

(V)Voltage-transfercharacteristicswithhysteresis.TheeffectofvaryingtheratioofthePMOSdeviceM4.Thewidthisk*0.5m.m2.01.51.00.50.00.00.51.0