16×16點陣顯示綜合實驗

./《EDA技術(shù)綜合設(shè)計》課程設(shè)計報告報告題目：16×16點陣顯示綜合實驗作者所在系部：電子工程系作者所在專業(yè)：作者所在班級：作者姓名：指導(dǎo)教師：完成時間：容摘要編寫16×16點陣字符發(fā)生器的程序,通過CLK信號控制它的行驅(qū)動信號和列選信號讓其依次輸出‘中’,‘國’,‘人’三個字,通過硬件實驗觀察其結(jié)果,對于其他的顯示花樣以及點亮方式,可以根據(jù)實際需要自行設(shè)計。關(guān)鍵字：16×16點陣,CLK,顯示花樣目錄一概述…………………5二方案設(shè)計與論證………………5三程序清單………………………5四器件編程與下載………………9五性能測試與分析………………10六實驗設(shè)備………………………10七心得體會………………………10八參考文獻………………………11課程設(shè)計任務(wù)書課題名稱16×16點陣綜合顯示實驗完成時間指導(dǎo)教師職稱學(xué)生班級總體設(shè)計要求和技術(shù)要點用EDA的VHDL語言編寫16×16點陣的程序,在時鐘信號的控制下,通過控制行驅(qū)動和列選信號讓其動態(tài)顯示不同的字符及花樣。通過編譯并下載到EDA實驗箱進行驗證。工作容及時間進度安排第14周：周一、周二：設(shè)計項目的輸入、編譯、仿真周三：器件編程下載與硬件驗證周四：成果驗收與總結(jié)周五：撰寫課程設(shè)計總結(jié)報告課程設(shè)計成果用VHDL語言準確編寫出了設(shè)計題目的要求,通過了編譯,在硬件實驗中經(jīng)過幾次的調(diào)試看到了預(yù)期的效果。一、概述在時鐘信號的控制下,使16×16點陣管花樣點亮,在EDA試驗儀中,16×16點陣顯示列的驅(qū)動已經(jīng)做好,其列選信號為SELOUT[3..0],送到4線-16線譯碼電路,譯碼電路的輸出通過8只75451〔雙2輸入與門,OC門驅(qū)動器驅(qū)動16×16點陣管的16條共陰極列線；所以在設(shè)計點陣控制接口時,其列選信號必須由SELOUT[3..0]輸出去控制譯碼電路。對于信號的頻率,采用與七段數(shù)碼管的位選信號一樣的處理方法,即掃描頻率大于24Hz；通過CLK信號控制行驅(qū)動與列選信號使其動態(tài)依次顯示"中國人"三個字。其中CLK為時鐘輸入端,DIN[3..0]為花樣顯示模式選擇,doout[15..0]為行驅(qū)動信號輸出；SELOUT[3..0]為列選信號輸出,去驅(qū)動4-16譯碼電路產(chǎn)生16×16點陣管的列選信號。二、方案設(shè)計與論證該程序由三個進程信號組成,進程K1通過CLK信號控制掃描頻率s以及計數(shù)信號q,進而由q的記述周期控制cp信號。進程k2由cp信號控制漢字的掃描周期s0,實現(xiàn)漢字的依次顯示,進程k3由掃描信號s控制點陣的行驅(qū)動和列選信號,使其準確顯示’中國人’三個字。用VHDL語言編寫程序,經(jīng)過上級調(diào)試與編譯,并下載到硬件觀察實驗結(jié)果。三、程序清單libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityA1isport<clk,rst:instd_logic;din:instd_logic_vector<3downto0>;dotout:outstd_logic_vector<15downto0>;selout:OUTstd_logic_vector<3downto0>>;endA1;architectureaofA1issignalq:std_logic_vector<7downto0>;signalso:std_logic_vector<1downto0>;signalcp:std_logic;signals:std_logic_vector<3downto0>;beginK1:processbeginif rising_edge<clk>thenifs="1111"thens<="0000";ifq="11111111"thenq<="00000000";cp<='1';elseq<=q+1;cp<='0';endif;elses<=s+1;endif;endif; endprocessK1; K2:processbeginifrising_edge<cp>thenifso="11"thenso<="00";elseso<=so+1;endif;endif;endprocessK2;K3:processbeginifso="00"thencasesiswhen"0000"=>selout<="0000";dotout<="00000";when"0001"=>selout<="0001";dotout<="00000"; when"0010"=>selout<="0010";dotout<="01000";when"0011"=>selout<="0011";dotout<="11100"; when"0100"=>selout<="0100";dotout<="01000";when"0101"=>selout<="0101";dotout<="01000"; when"0110"=>selout<="0110";dotout<="01000";when"0111"=>selout<="0111";dotout<="11111"; when"1000"=>selout<="1000";dotout<="01000"; when"1001"=>selout<="1001";dotout<="01000";when"1010"=>selout<="1010";dotout<="01000"; when"1011"=>selout<="1011";dotout<="01000"; when"1100"=>selout<="1100";dotout<="01000"; when"1101"=>selout<="1101";dotout<="11100"; when"1110"=>selout<="1110";dotout<="00000"; when"1111"=>selout<="1111";dotout<="00000";whenothers=>null;endcase;elsifso="01"thencasesis when"0000"=>selout<="0000";dotout<="00000"; when"0001"=>selout<="0001";dotout<="00000"; when"0010"=>selout<="0010";dotout<="11110";when"0011"=>selout<="0011";dotout<="00010";when"0100"=>selout<="0100";dotout<="01010";when"0101"=>selout<="0101";dotout<="01010";when"0110"=>selout<="0110";dotout<="01010";when"0111"=>selout<="0111";dotout<="01010";when"1000"=>selout<="1000";dotout<="01010";when"1001"=>selout<="1001";dotout<="11010";when"1010"=>selout<="1010";dotout<="01010";when"1011"=>selout<="1011";dotout<="01010";when"1100"=>selout<="1100";dotout<="01010";when"1101"=>selout<="1101";dotout<="01010";when"1110"=>selout<="1110";dotout<="11110";when"1111"=>selout<="1111";dotout<="00000";whenothers=>null;endcase; elsifso="10"thencasesiswhen"0000"=>selout<="0000";dotout<="00000";when"0001"=>selout<="0001";dotout<="00000";when"0010"=>selout<="0010";dotout<="00000";when"0011"=>selout<="0011";dotout<="00000";when"0100"=>selout<="0100";dotout<="00000";when"0101"=>selout<="0101";dotout<="00000";when"0110"=>selout<="0110";dotout<="00000";when"0111"=>selout<="0111";dotout<="11111";when"1000"=>selout<="1000";dotout<="00000";when"1001"=>selout<="1001";dotout<="00000";when"1010"=>selout<="1010";dotout<="00000";when"1011"=>selout<="1011";dotout<="00000";when"1100"=>selout<="1100";dotout<="00000";when"1101"=>selout<="1101";dotout<="00000";when"1110"=>selout<="1110";dotout<="00000";when"1111"=>selout<="1111";dotout<="00000";whenothers=>null;endcase;elseselout<="ZZZZ";dotout<="ZZZZZZZZZZZZZZZZ";endif;endprocessK3;enda;四、器件編程與下載通過了編譯,接下來我們開始對器件進行引腳的鎖定,引腳的鎖定辦法如下圖所示。同時編譯以后的器件封裝如下圖所示完成編譯及引腳的鎖定以后將其下載到EDA綜合實驗箱中,連接線路,觀察實驗結(jié)果五、性能測試與分析完成線路連接以后,加CLK信號,由于信號加的頻率過快以及線路的虛接不能完整的顯示,經(jīng)過幾次調(diào)試,改變頻率信號及檢查線路問題基本完成了正常的顯示,達到預(yù)期的效果。六、實驗設(shè)備EDA綜合試驗箱,電腦七、心得體會經(jīng)過這次課程設(shè)計,我進一步加深了對VHDL語言的理解,并進一步熟練了對MAX+plus軟件的操作。在編寫程序的過程中,我遇到