基于JESD204B設(shè)計(jì)的數(shù)據(jù)傳輸接口

基于JESD204B設(shè)計(jì)的數(shù)據(jù)傳輸接口摘要：針對傳統(tǒng)ADC/DAC應(yīng)用中采樣數(shù)據(jù)并行傳輸存在線間串?dāng)_大、同步難等問題，設(shè)計(jì)了一種基于高速串行協(xié)議——JESD204B的數(shù)據(jù)收發(fā)接口。以Xilinx公司V7系列FPGA為核心控制單元設(shè)計(jì)電路，在單通道傳輸速率為6Gb/s的條件下完成數(shù)據(jù)收發(fā)測試，驗(yàn)證了傳輸過程中數(shù)據(jù)的同步性、準(zhǔn)確性及整體方案的可行性。設(shè)計(jì)結(jié)果表明，這種串行傳輸方式不僅解決了并行傳輸所帶來的諸多問題，還降低了制板設(shè)計(jì)時(shí)PCB布線的復(fù)雜程度、減少了板層數(shù)量、節(jié)約了成本。

0引言數(shù)據(jù)轉(zhuǎn)換器包括模數(shù)轉(zhuǎn)換(Analog-to-DigitalConverter，ADC)和數(shù)模轉(zhuǎn)換(Digital-to-AnalogConverter，DAC)，是集成電路中的重要組成部分。在數(shù)字信號處理技術(shù)發(fā)展的過程中，普通的數(shù)據(jù)轉(zhuǎn)換器已難以滿足用戶對數(shù)據(jù)傳輸速率和轉(zhuǎn)換速率的需求，這促使了高速ADC/DAC及其相關(guān)技術(shù)的快速發(fā)展。傳統(tǒng)的采樣數(shù)據(jù)多使用并行傳輸方式，該方式不僅使信號容易受到同步難、線間串?dāng)_大等問題的影響，還帶來PCB布局布線復(fù)雜、板層多、成本高等諸多弊端。本文就該問題研究了高速串行數(shù)據(jù)傳輸協(xié)議——JESD204B，并基于該協(xié)議設(shè)計(jì)了一種高速數(shù)據(jù)轉(zhuǎn)換器與FPGA之間的數(shù)據(jù)傳輸接口。最終通過以XilinxVirtex-7系列FPGA為邏輯控制單元搭建電路進(jìn)行實(shí)驗(yàn)測試，驗(yàn)證了設(shè)計(jì)的正確性和可行性。1JESD204B協(xié)議的優(yōu)勢互補(bǔ)金屬氧化物半導(dǎo)體（ComplementaryMetalOxideSemiconductor，CMOS）和低電壓差分信號（Low-VoltageDifferentialSignaling，LVDS）是數(shù)據(jù)轉(zhuǎn)換器與FPGA間常用的兩種接口電平標(biāo)準(zhǔn)。其中CMOS的瞬態(tài)電流會(huì)隨著數(shù)據(jù)轉(zhuǎn)換率的提高而增大；LVDS的電流和功耗雖然較為平穩(wěn)，但接口可支持的最高速率受到限制(僅1～2Gb/s)[1]。因此這兩種接口標(biāo)準(zhǔn)已不再能滿足用戶對轉(zhuǎn)換器在轉(zhuǎn)換速率、分辨率和更低功耗等方面的需求。JESD204B作為高速串行協(xié)議提供了一種高性能低功耗的接口解決方案，它的主要優(yōu)勢在于：簡化了系統(tǒng)設(shè)計(jì)，使得PCB布局布線更輕松；減少了芯片引腳數(shù)量，從原來的多引腳低速并行接口升級到少引腳高速度串行接口；降低了總體成本，能夠?qū)崿F(xiàn)更小的IC封裝和電路板設(shè)計(jì)，從而降低成本。基于這些優(yōu)勢，JESD204B特別適合一些高速應(yīng)用，如4G、LTE、醫(yī)學(xué)影像處理、雷達(dá)通訊等。目前，主流的半導(dǎo)體廠商都推出了支持該協(xié)議的高速數(shù)據(jù)轉(zhuǎn)換器，因此針對高速數(shù)據(jù)串行傳輸?shù)慕涌谠O(shè)計(jì)是非常必要的。由于FPGA具有硬件可編程性、運(yùn)行速度快、性能穩(wěn)定等優(yōu)勢，且擁有多個(gè)Bank的高速收發(fā)器能夠支持JESD204B協(xié)議，故在應(yīng)用中多使用FPGA作為邏輯器件與ADC/DAC配合使用，方案架構(gòu)如圖1[2]。2JESD204B協(xié)議接口結(jié)構(gòu)JESD204B協(xié)議主要由4個(gè)部分組成，分別是物理層、鏈路層、傳輸層和應(yīng)用層[3]，如圖2。其中物理層用來實(shí)現(xiàn)高速串行數(shù)據(jù)的發(fā)送與接收、串行與并行之間的形式轉(zhuǎn)換，即以比特流的形式來傳輸數(shù)據(jù)。本設(shè)計(jì)中使用FPGA的transceiver模塊來完成物理層的功能。鏈路層主要負(fù)責(zé)對采樣數(shù)據(jù)進(jìn)行8b/10b解碼、編碼以及后續(xù)鏈路操作。其中，發(fā)送端數(shù)據(jù)鏈路層負(fù)責(zé)完成同步字符/K/=/K28.5/的產(chǎn)生與編碼、多幀同步、鏈路對齊、鏈路同步等操作[2]；接收端數(shù)據(jù)鏈路層負(fù)責(zé)完成向發(fā)射端請求同步信號、/K/=/K28.5/字符的檢測與還原。傳輸層主要完成對發(fā)送和接收數(shù)據(jù)的格式進(jìn)行相關(guān)操作。發(fā)送端傳輸層負(fù)責(zé)根據(jù)用戶對數(shù)據(jù)格式的配置對數(shù)據(jù)重新打包，包括對采樣數(shù)據(jù)添加尾碼以及控制位等；而對于接收端傳輸層而言，是根據(jù)用戶對數(shù)據(jù)格式的配置來剝離尾碼及控制位，恢復(fù)出原始數(shù)據(jù)并送至總線。3高速串行數(shù)據(jù)傳輸接口設(shè)計(jì)與實(shí)現(xiàn)3.1總體設(shè)計(jì)方案選用Xilinx公司V7系列FPGA-XC7VX690T作為設(shè)計(jì)的邏輯控制單元，其內(nèi)部集成了80組高速收發(fā)器GTH，所支持的最高線上速率為13.1Gb/s，而JESD204B協(xié)議的傳輸速率上限為12.5Gb/s，因此滿足設(shè)計(jì)要求。為了確定時(shí)鐘配置，首先要計(jì)算線上速率。設(shè)采樣率為600MS/s，每個(gè)采樣數(shù)據(jù)的精度為16位，那么計(jì)算得到線上速率為(600M×16)b/s，又因?yàn)樵趥鬏數(shù)倪^程中經(jīng)過8b/10b編碼，因此總的線上速率為(600M×16)b/s/8×10=12Gb/s，逼近了協(xié)議所能支持的最大速率。為了兼顧采樣率與線上速率，將采樣數(shù)據(jù)拆分為高8位與低8位，分別通過兩個(gè)通道進(jìn)行傳輸。此時(shí)單通道上的速率降為6Gb/s，接近協(xié)議傳輸速率上限的一半且保證了采樣率。進(jìn)而依據(jù)coreclk=linerate/40的關(guān)系計(jì)算出本地時(shí)鐘為150MHz。為了保證時(shí)鐘信號的質(zhì)量，選擇由外部信號源提供600MHz時(shí)鐘信號，再