數字邏輯-組合電路：標準模塊化組合邏輯

1課程代碼：00830040第五章

標準模塊化組合邏輯(1)課程回顧數字邏輯——組合電路（五）23月24日二進制編碼布爾代數開關函數和開關電路組合電路分析與綜合組合電路的刻畫：輸入、輸出、函數。組合電路的化簡開關函數的化簡卡諾圖法Q-M法重點：電路設計的理論基礎和基本方法。問題：過程比較繁雜，對于稍大型的設計并不一定采用。5.1

自頂向下的模塊化設計數字邏輯——組合電路（五）33月24日自頂向下(top-down)設計將設計分解為已經定義的或者容易實現的多個簡單電路一般是樹形的結構自底向上(bottom-up)設計組合：將已完成的設計互連而完成設計。設計重用項目管理的要求模塊化設計實例(1)Select

CodeS1 S2Output

Function0 0A+

B0 1A-B1 0min(A,

B)1 1max(A,

B)Top

levelLevel

2Level

3B11Sensor

AB12Sensor

BB21A+

BB22A-

BB23Min(A,

B)B24Max(A,

B)**=Leaf

nodeBData

acquisitionsystem數字邏輯——組合電路（五）43月24日B1Inputsensor

dataB2Compute

valuesB3Select

output***B231CompareB232SelectB241CompareB242Select Level

4A&

BMinA&

BMax*(a)****模塊化設計實例(2)SensorsFunctionselectB3Output

selectBProcesscontrol

systemB2D

ComputationOutput(b)B1D

InputB11Convert

AB12Convert

BB21BinaryadderB22BinarysubtractorB231CompareB232SelectABs1s2B23MinimumB241CompareB242SelectB24Maximum數字邏輯——組合電路（五）53月24日5.2

譯碼器(Decoder)n-to-2n的譯碼器，對于每一種輸入可能，只有一個信號輸出邏輯1。n個輸入2n個輸出。功能相當于最小項產生器。n-to-2nDecoderLSB

x0x1y0y1MSB

xn-1y2n-1數字邏輯——組合電路（五）63月24日5.2.1譯碼器電路結構m0m1m2m3(a)(b)(c)LSB

AMSB

Bm0

m1m2m3m1m0m2m3LSB

A數字邏輯——組合電路（五）73月24日MSB

BLSB

AMSB

B電路結構（續(xù)）CAB(a)(b)(c)m0=CBA

1m=

CBAm3=

CBA5m=

CBAm4=

CBAm6=

CBAm7=

CBAB

B

A

m

0

m1

m

2m

34m

5

m6CDBALSBMSBk0k1k2k3m0

m4

m8

m122-to-4AAA

A

mAA

AB

m

7B

CCm1

m5

m9

m13m2

m6

m10m14m3

m7

m11m15l0l3l1l22-to-4數字邏輯——組合電路（五）83月24日

m2=

CBA并行譯碼器樹型譯碼器雙樹型譯碼器譯碼器的應用數字邏輯——組合電路（五）93月24日最小項生成器利用譯碼器實現邏輯函數對于實現k個輸入的函數利用k個輸入的NAND門譯碼器輸出結果的形式低有效（最大項范式）高有效（最小項范式）例：實現f(Q,X,P)

=

m(0,1,4,6,7)

=

M(2,3,5)764100 1 4 6 7f

(Q,

X

,

P)

m

m

m

m

m(a) f

(Q,

X

,

P)

m

m

m

m

m(b)PXQ(a)(b)ABCf(Q,X,

P)01234567f(Q,X,

P)0PA1XB2QC34567數字邏輯——組合電路（五）103月24日例（續(xù)）5322 3 5f

(Q,

X

,

P)

m

m

m(c) f

(Q,

X

,

P)

m

m

m(d

)(c)(d)f(Q,X,

P)ABCf(Q,X,

P)01234567P

XQ0PA1XB2QC34567數字邏輯——組合電路（五）113月24日5.2.3

使能控制(Enable

Control)輸入通過時能控制輸入，禁止或準許電路實現確定的功能。譯碼器電路被禁止時，輸出處在無效狀態(tài)，一般來講是全0。(a)(b)x0x1y0y1y2y3x0x1y2EEy3數字邏輯——組合電路（五）123月24日y0y1I0I1I2y0

y1

y2

y3

x0x1EO0O1O2O3O4O5O6O7x0x1Ey0

y1

y2

y3

y0

y1

y2

y3

x0x1EO8O9O10O11O12O13O14O15x0x1Ey0

y1

y2

y3

I0I1y0

y1

y2

y3

x0x1EO0O1O2O3O4O5O6O7x0x1Ey0

y1

y2

y3

x0x1Ey0y1y2y3I2I31(a)數字邏輯——組合電路（五）133月24日(b)使能信號的應用利用2-4譯碼器設計樹型譯碼(a)

3-8

譯碼器(b)

4-16

譯碼器5.2.4

標準MSI譯碼器74138譯碼器3-8譯碼器G1,

G2A,

G2B等3個使能端74154譯碼器4-16譯碼器G1,

G2兩個使能端數字邏輯——組合電路（五）143月24日74138譯碼器161514131211109(a)G1ABC(1)(2)(3)(5)(6)(4)G2

AG2

B(14)(12)(9)(7)(15)

Y0Y1(13)

Y2Y3(11)

Y4(10)

Y5Y6Y7ABC01234G15G2A6G2B77SelectEnableBVccY

0Y

1Y2Y3Y4Y

5ACG2BG2

AG17654321Y7

OutputY6

8GNDY0

Y

1

Y2Y3

Y4

Y5Y6

BCG2

A G2

B G1 Y

7AData

outputs

(b)(d)(e)1234567(1)(2)(3)(6)(4)(5)'138BIN/OCT

0123ENABCG1G2

AG2B&(10)(15)

Y0(14

)Y1

(13)

Y2

(12)

Y3

(11)

Y4

Y5

(9)

Y6

(7)

Y7G2*=G2A+

G2B(c)InputsOutputsEnableSelectG1G2*CBAY0Y1Y2Y3Y4Y5Y6

YHLLLLLHHHHHH

HHLLLHHLHHHHH

HHLLHLHHLHHHH

HHLLHHHHHLHHH

HHLHLLHHHHLHH

HHLHLHHHHHHLH

HHLHHLHHHHHHL

HH

LHL

H

H

H

HHHHHHH

LHHHHHHHHHHHHHHH

H數字邏輯——組合電路（五）153月24日16數字邏輯——組合電路（五）

3月24日74154譯碼器76543218(b)91011Outputs12GNDVCCInputsOutputs0123456789101112131415G1G2ABCD242322212019181716151413A B C D G2 G1 15

14

13

120 111 2 3 4 5 6 7 8 9 10AABBCCDD(a)5.2.5

譯碼器應用(1)éS=select

deviceDevice

accesscontrol

signalA0A1An-1x0x1xn-1Ey0y1Y

n2

-1S Device

0S Device

1S Device

2n-1éé地址譯碼——用于總線的共享數字邏輯——組合電路（五）173月24日存儲器總線結構n-Bit

address應用(2)—最小項范式的實現ABCDG1G2012345678910111213141545687420/274154232221201819271014177408/49101213ZYXW數字邏輯——組合電路（五）183月24日f2=

M(6,

9)

f1=

m(1,9,12,

15)應用—BCD到十進制譯碼器BCDinput(a)BCDcodeDCBADecimaldigit

s0000

00001

10010

2Decimal0011

3out

puts0100

40101

50110

60111

71000

81001

9(b)012D 3C 4B 5A 6789數字邏輯——組合電路（五）193月24日BCD譯碼器BADC0001111000011110ADBC(a)BADC0001111000011110ADBBADC0001111000011110A01412d81513d93715d11d2614d10dDBC(c)0412d815113d93715d11d2614d10d0412d81513d913715d11d2614d10dDecimal5

CBADecimal9

DA數字邏輯——組合電路（五）203月24日C(b)(a)Decimal0

DCBABCD顯示譯碼器（7段顯示）f(a)(b)afbgecdgdbecCommonanodefafbgecdgda abecCommoncathode- + + -數字邏輯——組合電路（五）213月24日5.3

編碼器(Encoder)數字邏輯——組合電路（五）223月24日對每個輸入信號分配一個唯一的二進制編碼。譯碼器的反函數電路分類互斥唯一輸入編碼器非互斥編碼器優(yōu)先級編碼器A0

0412815139371511261410X2

X0

X3

X1(c)1100ddddddddddddA1

0412815139371511261410x2x0x3x10110dddddddddddd4-to-Enc2ode

r(a)(b)(d)A1=X2+

X3A0=X1+

X3X3X2X1X0A1

A0

0 0 0 0 d d0 0 0 1 0 00 0 1 0 0 10 0 1 1 d d0 1 0 0 1 00 1 0 1 d d0 1 1 0 d d0 1 1 1 d d1 0 0 0 1 11 0 0 1 d d1 0 1 0 d d1 0 1 1 d d1 1 0 0 d d1 1 0 1 d d1 1 1 0 d d1 1 1 1 d dX0

X1

X2

X3

A0

A1

X1X3數字邏輯——組合電路（五）233月24日X2X3A0

A1

4-2編碼器(1)A1x3x1x4x2041128151393715112161410A0x3x1x4x20411281151393715112614104-to-Enco3der(a)(b)X4X3X2

X1x1x2x3

A0x4

A1A20

0

0

0

0

0

00

0

0

1

0

0

10

0

1

0

0

1

00

0

1

1

0

0

00

1

0

0

0

1

10

1

0

1

0

0

00

1

1

0

0

0

00

1

1

1

0

0

01

0

0

0

1

0

01

0

0

1

0

0

01

0

1

0

0

0

01

0

1

1

0

0

01

1

0

0

0

0

01

1

0

1

0

0

01

1

1

0

0

0

01

1

1

1

0

0

0A2

A1 A0A2x3(c)x1x4x204128115139371511261410(d)

A0x1

x2

x3x4

A1

A2x1

x2

x3x4

x1

x2

x3x4

x1x2

x3

x4

x1

x2

x3

x4

4-2編碼器(2)

數字邏輯——組合電路（五）243月24日A0000111100412815139371511000111x0x31111011111A10412815139371511261410x2x0x3x11111111111114-to-Pri2oritencyoder(a)(b)(d)A1=X2+

X3x0x1x2x3A0A1GSEO0 0 0 0 0 0 0 10 0 0 1 0 0 1 00 0 1 0 0 1 1 00 0 1 1 0 1 1 00 1 0 0 1 0 1 001011010 x1 2 6 14