第11章 EDA技術實驗

第二篇實驗部分

1.【實驗目的】EDA技術實驗的目的是為了進一步鞏固EDA技術課程的基本理論，深化對所學課程理論知識的理解，使學生了解和掌握EDA技術中CPLD/FPGA的體系結構、工作原理、功能和特點；掌握電子線路硬件描述語言（VHDL）；初步具備利用CPLD/FPGA芯片設計、開發(fā)、調試電子系統(tǒng)的能力；掌握和使用QuartusII開發(fā)系統(tǒng)進行電子系統(tǒng)的設計、仿真、測試技術，培養(yǎng)學生綜合運用所學知識分析處理工程實際問題的能力，創(chuàng)造性思維能力、自學能力、實踐能力、工程實踐能力和科學嚴謹?shù)墓ぷ髯黠L。第二篇實驗部分2.【實驗報告的撰寫】實驗報告是實驗工作的全面總結和最終成果，要求實驗報告能完整而真實的反映實驗結果。撰寫實驗報告要遵守一定規(guī)范和要求，即實驗報告要書寫工整、語句通順、數(shù)據(jù)準確并且圖表清晰，并能從實驗過程的觀測中找出問題進行分析和討論，發(fā)表自己的見解。報告的主要內容第二篇實驗部分

2.【實驗報告的撰寫】(1)實驗名稱。(2)實驗目的。(3)實驗儀器名稱、型號。(4)實驗內容及簡要設計(邏輯圖、VHDL語言程序、主要實驗步驟以及仿真波形等)。（5）實驗分析、體會和結論等。實驗1簡單邏輯電路的原理圖設計一.實驗目的1.學習并掌握QuartusII開發(fā)系統(tǒng)的基本操作。2.學習并掌握在QuartusII中原理圖設計電路的方法。3.掌握在QuartusII中設計簡單邏輯電路與仿真的方法。4.掌握CPLD/FPGA的開發(fā)流程。5.掌握EDA實驗開發(fā)系統(tǒng)的使用。二.實驗要求1.預習教材中的相關內容。2.閱讀并熟悉本次實驗的內容。3.用圖形輸入方式完成電路設計。4.分析功能仿真與時序仿真的差別。5.下載電路到EDA實驗系統(tǒng)驗證結果。實驗1簡單邏輯電路的原理圖設計（2）原理圖設計、編譯和仿真方法與步驟參看第2章第2節(jié)。（3）引腳分配圖11.12-4線譯碼器的邏輯線路圖三.實驗任務1.設計一個2－4譯碼器并進行仿真、下載驗證。（1）2-4線譯碼器的邏輯線路圖，如圖11.1所示。實驗1簡單邏輯電路的原理圖設計2.設計一個BCD譯碼器，進行仿真并下載測試。（1）BCD譯碼器電路原理圖如圖11.6所示。

圖11.6BCD譯碼器電路原理圖三.實驗任務實驗1簡單邏輯電路的原理圖設計（2）用圖形編輯方法完成電路的輸入,以及管腳命名等，具體步驟參看實驗內容1的2-4線譯碼器。7448輸入信號為BCD碼，輸出端為a、b、c、d、e、f、g共7線，連接共陰數(shù)碼管的a、b、c、d、e、f、g七段，另有3條控制線接VCC，RBON端為測試端。（3）電路仿真建立波形文件，加入節(jié)點，完成功能仿真，為了便于分析，將圖中單獨的端口進行了合并，如圖11.7所示，圖中數(shù)據(jù)用16進制顯示。時序仿真波形圖如圖11.8所示，圖中數(shù)據(jù)用2進制顯示。三.實驗任務實驗1簡單邏輯電路的原理圖設計

圖11.7BCD譯碼器功能仿真波形圖三.實驗任務（4）下載驗證根據(jù)任務1的步驟進行電路下載并進行驗證。五.實驗報告1．總結用QuartusII軟件開發(fā)系統(tǒng)對邏輯電路進行設計、仿真的操作步驟。2.分析實驗任務1和任務2的基本原理，并畫出仿真波形。3．討論用CPLD/FPGA開發(fā)系統(tǒng)進行邏輯電路設計的特點與優(yōu)越性。實驗2計數(shù)器的原理圖設計一.實驗目的1.進一步學習并掌握QuartusII開發(fā)系統(tǒng)的基本操作。2.掌握利用QuartusII設計電路原理圖的方法。3.掌握在QuartusII中設計計數(shù)器電路與仿真的方法。4.掌握CPLD/FPGA的開發(fā)流程。5.掌握EDA實驗開發(fā)系統(tǒng)的使用。二.實驗要求1.預習教材中的相關內容。2.閱讀并熟悉本次實驗的內容。3.用圖形輸入方式完成電路設計。4.分析功能仿真與時序仿真的差別。5.下載電路到EDA實驗系統(tǒng)驗證結果。實驗2計數(shù)器的原理圖設計（2）用QuartusII軟件完成如圖11.9所示的電路，建立波形文件并進行仿真。功能仿真波形如圖11.10所示。圖11.94進制加法計數(shù)器三.實驗任務1.用D觸發(fā)器設計一個4進制加法計數(shù)器并進行仿真、下載驗證。（1）用D觸發(fā)器構成的4進制加法計數(shù)器如圖11.9所示。其中的7474是一個雙D觸發(fā)器。實驗2計數(shù)器的原理圖設計（3）下載驗證

對4進制加法計數(shù)器進行引腳分配再重新編譯，下載到EDA實驗系統(tǒng)上進行驗證。圖11.104進制加法計數(shù)器功能仿真波形圖

實驗2計數(shù)器的原理圖設計

2.設計一個有時鐘使能的2位10計數(shù)器(1)設計電路原理圖74390是一個雙十進制計數(shù)器，是頻率計的核心元件之一，10進制頻率計數(shù)器是一個含有時鐘使能及進位擴展輸出的十進制計數(shù)器，為此用74390和其他一些輔助元件來完成。電路原理圖如圖11.11所示，圖中74390連接成兩個獨立的十進制計數(shù)器，待測頻率信號clk通過一個與門進入74390的計數(shù)器的時鐘輸入端1CLKA，與門的另一端由計數(shù)使能信號enb控制：當enb=‘1’時允許計數(shù)；enb=‘0’時禁止計數(shù)。計數(shù)器1實驗2計數(shù)器的原理圖設計

的4位輸出q[3]、q[2]、q[1]和q[0]并成總線表達方式即q[3..0]，由圖11.11中的OUTPUT輸出端口向外輸出計數(shù)值，同時由一個4輸入與門和兩個反相器構成進位信號進入第二個計數(shù)器的時鐘輸入端2CLKA。第二個計數(shù)器的4位計數(shù)輸出是q[7]、q[6]、q[5]和q[4]，總線輸出信號是q[7..4]。這兩個計數(shù)器的總的進位信號，即可用于擴展輸出的進位信號由一個6輸入與門和兩個反相器產生，由cout輸出，clr是計數(shù)器的清零信號。實驗2計數(shù)器的原理圖設計圖11.11帶有時鐘使能的2位10進制計數(shù)器實驗2計數(shù)器的原理圖設計（2）電路仿真電路仿真波形如圖11.12所示，當clk輸入時鐘信號時，clr高電平時清零，當enb為高電平時允許計數(shù)，當?shù)?位計數(shù)器計數(shù)到9時，向高4位計數(shù)器進位。通過分析發(fā)現(xiàn)電路功能完全符合設計要求。圖11.12帶有時鐘使能的2位10進制計數(shù)器功能仿真波形圖實驗2計數(shù)器的原理圖設計四.實驗報告1．總結用QuartusII軟件開發(fā)系統(tǒng)對邏輯電路進行設計、仿真的操作步驟。2.分析實驗任務1和任務2的基本原理，并畫出仿真波形，寫出下載后輸入輸出的實驗現(xiàn)象。3．討論用計數(shù)器電路設計的特點。實驗3多路選擇器與編碼器的VHDL設計一.實驗目的1．掌握硬件描述語言描述多路選擇器的方法。2.掌握硬件描述語言描述編碼器的方法3．學會使用VHDL進行簡單的邏輯電路設計。4.掌握用QuartusII進行文本輸入法進行電路設計、編譯和仿真方法。二.實驗要求1.預習多路選擇器的相關內容。2.用VHDL方式完成電路設計。3.完成功能仿真與時序仿真。4.下載電路到EDA實驗系統(tǒng)驗證結果。實驗3多路選擇器與編碼器的VHDL設計三.實驗任務1.設計一個4選1多路選擇器用VHDL設計的4選1多路選擇器中，當控制端S=0時多路選擇器有效，S=1時禁止工作，輸出封鎖為低電平。d0,d1,d2,d3分別為四個數(shù)據(jù)輸入端的端口名，a0,a1為通道選擇控制信號輸入端的端口名，y為輸出端的端口名。（1）4選1多路選擇器的VHDL程序entitymux4_1isport(d0,d1,d2,d3:inbit;a0,a1,s:inbit;y:outbit);end;architectureoneofmux4_1issignala:bit_vector(1downto0);--接下頁實驗3多路選擇器與編碼器的VHDL設計Begin--接上頁process(a0,a1)begina<=a1&a0;if(s='0')thencaseaiswhen"00"=>y<=d0;when"01"=>y<=d1;when"10"=>y<=d2;when"11"=>y<=d3;endcase;elsey<='0';endif;endprocess;end;實驗3多路選擇器與編碼器的VHDL設計（2）根據(jù)編寫的VHDL程序并在QuartusII軟件中進行輸入、編譯和仿真。其功能仿真波形如圖11.13所示，通過波形分析符合4選1多路選擇器的要求。

圖11.134選1多路選擇器的功能仿真波形實驗3多路選擇器與編碼器的VHDL設計（3）下載驗證分配引腳并重新編譯，打開EDA實驗系統(tǒng)的總電源、將4選1多路選擇器下載到EDA實驗系統(tǒng)，在輸入端口輸入相應信號，觀察輸出端口進行驗證。2.設計一個8-3線優(yōu)先編碼器設8-3線優(yōu)先編碼器中，a[7..0]為8位輸入端，y[2..0]為3位二進制編碼輸出端。（1）8-3線優(yōu)先編碼器的VHDL程序實驗3多路選擇器與編碼器的VHDL設計libraryieee;---8-3線優(yōu)先編碼器useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyouxian8_3isport(a:instd_logic_vector(7downto0);y:outstd_logic_vector(2downto0));end;architecturestrofyouxian8_3isBeginy<="111"whena="10000000"else"110"whena="01000000"else"101"whena="00100000"else"100"whena="00010000"else"011"whena="00001000"else"010"whena="00000100"else"001"whena="00000010"else"000"whena="00000001"else"000";end;實驗3多路選擇器與編碼器的VHDL設計（2）根據(jù)編寫的VHDL程序并在QuartusII軟件中進行輸入、編譯和仿真。其功能仿真波形如圖11.14所示，通過波形分析符合8-3線優(yōu)先編碼器的要求。圖11.148-3線優(yōu)先編碼器功能仿真波形圖（3）下載驗證分配引腳并重新編譯，打開EDA實驗系統(tǒng)的總電源、將8-3線優(yōu)先編碼器下載到EDA實驗系統(tǒng)，在輸入端口輸入相應信號，觀察輸出端口進行驗證。實驗4計數(shù)器的VHDL設計一.實驗目的1．掌握VHDL描述同步與異步計數(shù)器的方法。2.學習使用VHDL進行時序邏輯電路的設計。3.掌握用QuartusII進行文本輸入法進行電路設計、編譯和仿真方法。4.掌握用QuartusII進行層次型電路設計的方法。5.學習利用真值表編寫VHDL程序。學習使用RTL工具觀察電路圖。三.實驗要求1.預習同步與異步計數(shù)器的相關內容。2.用VHDL方式完成計數(shù)器電路設計。3.完成計數(shù)器電路的仿真。4.下載電路到EDA實驗系統(tǒng)驗證結果。實驗4計數(shù)器的VHDL設計三.實驗任務1.同步4位二進制計數(shù)器的VHDL設計（1）實驗原理計數(shù)器的邏輯功能用來記憶時鐘脈沖的具體個數(shù)，通常計數(shù)器能記憶時鐘的最大數(shù)目M稱為計數(shù)器的模，即計數(shù)器的范圍是0~（M-1）或（M-1）~0?；驹硎菍讉€觸發(fā)器按照一定的順序連接起來，然后根據(jù)觸發(fā)器的組合狀態(tài)按照一定的計數(shù)規(guī)律隨著時鐘脈沖的變化記憶時鐘脈沖的個數(shù)。按照計數(shù)器實驗4計數(shù)器的VHDL設計

各個觸發(fā)器的時鐘是否同步分為同步計數(shù)器和異步計數(shù)器。表11.1是同步4位二進制計數(shù)器的真值表：表11.1同步4位二進制計數(shù)器的真值表實驗4計數(shù)器的VHDL設計（2）同步4位二進制計數(shù)器VHDL程序同步4位二進制計數(shù)器的電路符號如圖11.15所示。其中，clk為時鐘信號輸入端，s為預置初值使能端，高電平有效，r為清零端，高電平有效，en為計數(shù)使能端，高電平有效，d[3..0]為預置計數(shù)器初值，q[3..0]為計數(shù)輸出端，co為進位信號輸出端，當計數(shù)器計數(shù)滿16產生一個進位位。圖11.15同步4位二進制計數(shù)器的電路符號實驗4計數(shù)器的VHDL設計同步4位二進制計數(shù)器VHDL程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitya4isport(clk,r,s,en:instd_logic;d:instd_logic_vector(3downto0);co:outstd_logic;q:bufferstd_logic_vector(3downto0));end;architectureoneofa4isbeginprocess(clk,r)begin實驗4計數(shù)器的VHDL設計ifr='1'thenq<=(others=>'0');elsifclk'eventandclk='1'thenifs='1'thenq<=d;

elsifen='1'thenq<=q+1;elseq<=q;endif;endif;endprocess;co<='1'whenq="1111"anden='1'else'0';end;實驗4計數(shù)器的VHDL設計圖11.16同步4位二進制計數(shù)器的電路仿真波形圖（3）同步4位二進制計數(shù)器的電路仿真波形圖如11.16所示。RTL電路如圖11.17所示。根據(jù)波形圖可知，該同步計數(shù)器符合設計要求。實驗4計數(shù)器的VHDL設計圖11.17同步4位二進制計數(shù)器的RTL電路

實驗4計數(shù)器的VHDL設計（4）下載驗證分配引腳并重新編譯，打開EDA實驗系統(tǒng)的總電源、將同步4位二進制計數(shù)器下載到EDA實驗系統(tǒng)，在輸入端口輸入相應信號，觀察輸出端口進行驗證。2.異步4位二進制計數(shù)器的VHDL設計（1）實驗原理構成計數(shù)器的低位計數(shù)器觸發(fā)器的輸出作為相鄰計數(shù)觸發(fā)器的時鐘，這樣逐步串行連接起來的一類計數(shù)器稱為異步計數(shù)器。時鐘信號的這種連接方法稱為行波計數(shù)。這種異步計數(shù)器的計數(shù)延遲增加影響它的應用范圍。下面是一個異步計數(shù)器的設計方法。實驗4計數(shù)器的VHDL設計

（2）利用VHDL語言設計一個異步4位二進制計數(shù)器異步計數(shù)器的電路符號如圖11.17所示。其中，clk為時鐘信號輸入端，rst為復位端，q[3..0]為計數(shù)輸入端。圖11.17異步計數(shù)器的電路符號實驗4計數(shù)器的VHDL設計①異步4位二進制計數(shù)器中的D觸發(fā)器的VHDL描述libraryieee;useieee.std_logic_1164.all;entityyb1isport(clk:instd_logic;rst:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);end;architectureoneofyb1isbeginprocess(clk,rst)beginifrst='0'thenq<='0';qn<='1';

實驗4計數(shù)器的VHDL設計elsifclk'eventandclk='1'thenq<=d;qn<=notd;endif;endprocess;end;②異步4位二進制計數(shù)器的頂層VHDL描述libraryieee;useieee.std_logic_1164.all;entityyb1_1isport(clk:instd_logic;rst:instd_logic;q:outstd_logic_vector(3downto0));end;實驗4計數(shù)器的VHDL設計architectureoneofyb1_1is

componentyb1port(clk:instd_logic;rst:instd_logic;d:instd_logic;q:outstd_logic;qn:outstd_logic);endcomponent;signalq_temp:std_logic_vector(4downto0);beginq_temp(0)<=clk;ll:foriin0to3generateyb_dffx:yb1portmap(q_temp(i),rst,q_temp(i+1),q(i),q_temp(i+1));endgeneratell;end;實驗4計數(shù)器的VHDL設計（3）實驗步驟由于本實驗涉及到層次性電路的設計，其操作步驟應先將底層的D觸發(fā)器進行仿真并將其打包入庫，然后在對頂層VHDL程序進行仿真，具體操作步驟可參看第6章的6.1節(jié)。（4）異步4位二進制計數(shù)器的仿真波形如圖11.18所示，其RTL電路如圖11.19所示。分析仿真波形可知，計數(shù)器符合設計要求。再看RTL電路中的4個D觸發(fā)器按照逐步串行連接起來的方法實現(xiàn)，將低位計數(shù)器觸發(fā)器的輸出作為相鄰計數(shù)觸發(fā)器的時鐘，實現(xiàn)了異步計數(shù)功能。實驗4計數(shù)器的VHDL設計

圖11.18異步4位二進制計數(shù)器的仿真波形圖

圖11.194位二進制計數(shù)器的RTL電路實驗4計數(shù)器的VHDL設計（5）下載驗證分配引腳并重新編譯，打開EDA實驗系統(tǒng)的總電源、將異步4位二進制計數(shù)器下載到EDA實驗系統(tǒng)，在輸入端口輸入相應信號，觀察輸出端口進行驗證。四、實驗報告及總結1、根據(jù)實驗的內容，寫出實驗方案。2、分析實驗原理。3、畫出仿真波形圖和RTL電路圖，比較RTL電路的不同點。4、總結異步4位二進制計數(shù)器電路設計的方法。實驗5寄存器的VHDL設計一.實驗目的1．掌握VHDL描述移位寄存器的方法。2.學習時序邏輯電路的VHDL設計方法。3.掌握用QuartusII進行文本輸入法進行電路設計、編譯和仿真方法。二.實驗要求1.預習寄存器的相關內容。2.用VHDL方式完成移位寄存器電路的設計。3.完成移位寄存器電路的仿真。4.下載電路到EDA實驗系統(tǒng)驗證結果。實驗5寄存器的VHDL設計三.實驗任務1.8位右移寄存器的VHDL設計（1）實驗原理在8位右移寄存器中，設CLK為移位時鐘信號，DIN為8位預置寄存器初值端口，LOAD為8位預置數(shù)據(jù)使能端，QB是串行輸出端口。當CLK的上升沿到來時進程被啟動，如果這時預置使能LOAD為高電平，則將輸入端口的8位二進制數(shù)并行置入移位寄存器中，作為串行右移輸出基數(shù)，如果預置LOAD為低電平，則執(zhí)行語句：REG8(6DOWNTO0):=REG8(7DOWNTO1)，完成并行預置輸入的數(shù)據(jù)向右串行輸出。實驗5寄存器的VHDL設計（2）8位右移寄存器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移寄存器PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THEN--裝載新數(shù)據(jù)實驗5寄存器的VHDL設計REG8:=DIN;ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);ENDIF;ENDIF;QB<=REG8(0);ENDPROCESS;--輸出最低位ENDbehav;圖11.208位右移寄存器仿真波形圖實驗5寄存器的VHDL設計2.雙向移位寄存器的VHDL設計（1）實驗原理移位寄存器里面存儲的二進制數(shù)據(jù)能夠在時鐘信號的控制下依次左移或者右移。移位寄存器按照不同的分類方法可以分為不同的類型，按照移位寄存器的移位方向進行分類，可以分為左移移位寄存器、右移移位寄存器和雙向移位寄存器。（2）實驗內容利用VHDL語言設計一個雙向移位寄存器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;實驗5寄存器的VHDL設計entityshifterisport(data:instd_logic_vector(7downto0);sl_in,sr_in,reset,clk:instd_logic;mode:instd_logic_vector(1downto0);qout:bufferstd_logic_vector(7downto0));end;architecturestrofshifterissignalq0,q1:std_logic;Beginprocess(clk)beginif(clk'eventandclk='1')thenifreset='1'thenqout<=(others=>'0');elsecasemodeis實驗5寄存器的VHDL設計when"01"=>qout<=sr_in&qout(7downto1);--右移when"10"=>qout<=qout(6downto0)&sl_in;--左移when"11"=>qout<=data;--置數(shù)whenothers=>null;endcase;endif;endif;endprocess;end;

圖11.21雙向移位寄存器仿真波形圖實驗6二進制全加器設計一、實驗目的

1．學習組合電路的設計方法。2．掌握1位二進制全加器和4位二進制全加器的原理。3．掌握VHDL語言和原理圖方式混合設計1位二進制全加器。4．掌握模塊化電路設計方法。二.實驗要求1.預習加法器的相關知識。2.用VHDL方式完成底層程序設計。3.全加器頂層電路采用VHDL和原理圖方法分別實現(xiàn)并仿真。4.用VHDL完成程序設計。5.完成二進制加法器的仿真。6.下載電路到EDA實驗系統(tǒng)驗證結果。實驗6二進制全加器設計三.實驗任務1．設計一個1位二進制的全加器1位二進制的全加器要求用一個或門和兩個半加器構成，二進制的全加器原理圖如圖11.22所示；利用VHDL設計一個1位二進制的半加器和2輸入或門并進行仿真、打包成一個元件；用VHDL語言和原理圖方式分別設計1位二進制全加器，下載程序進行驗證。（1）實驗原理首先用VHDL設計一個半加器和一個或門電路，半加器真值表見表11.2所示。實驗6二進制全加器設計半加器中的a,b為二進制加數(shù)和被加數(shù)，so是和數(shù)，co是進位位。然后按照圖11.22設計原理圖構成全加器并用VHDL描述該原理圖。表11.2半加器真值表實驗6二進制全加器設計（2）設計上述實驗任務1中的VHDL程序和原理圖，完成電路的編譯、仿真和下載。

圖11.22二進制的全加器頂層電路原理圖實驗6二進制全加器設計2.（選作）設計一個四位二進制全加器。注：加數(shù)與被加數(shù)均為4位二進制數(shù)。用VHDL編寫程序實現(xiàn)四位二進制全加器或將上述的1位二進制全加器進行元件打包，利用打包后的模塊設計一個4位全加器。完成設計后編譯、仿真和下載電路進行結果驗證。四、實驗報告及總結1、根據(jù)實驗的內容，寫出實驗方案。2、分析實驗原理。3、寫出VHDL程序，畫出仿真波形圖和RTL電路圖。4、總結加法器電路設計的方法。實驗716進制計數(shù)器設計一、實驗目的

1．掌握時序電路的設計方法。2．掌握帶有復位和和時鐘使能的16進制計數(shù)器的原理。3．掌握計數(shù)器的設計方法。4．學習VHDL語言設計較復雜的電路方法。5.掌握通用計數(shù)器的設計方法。二.實驗要求1.預習計數(shù)器的相關知識。2.用VHDL方式完成程序設計。3.設計一個帶異步復位和同步時鐘使能的16進制加法和減法計數(shù)器并分別仿真和下載。4.自己動手編寫程序。實驗716進制計數(shù)器設計三．實驗任務和原理

所謂同步或異步計數(shù)器都是相對于時鐘信號而言的,不依賴于時鐘而有效的信號稱為異步信號,否則稱為同步信號。本實驗要設計一個帶有異步復位和同步時鐘使能的16進制加法計數(shù)器和減法計數(shù)器。1.設計一個帶有異步復位和同步時鐘使能的16進制加法計數(shù)器。利用VHDL語言設計一個帶有復位和和時鐘使能的16進制計數(shù)器。設CLK為時鐘使能信號，RST為復位信號，EN為計數(shù)器使能信號，COUT為計數(shù)輸出端，C為計數(shù)滿16后產生一個進位輸出。實驗716進制計數(shù)器設計2.設計一個帶有異步復位和同步時鐘使能的16進制減法計數(shù)器。利用VHDL語言設計一個帶有復位和和時鐘使能的16進制減法計數(shù)器。四、實驗報告及總結

1、根據(jù)實驗的內容，寫出設計方案。2、分析計數(shù)器實驗原理。3、寫出VHDL程序畫出仿真波形圖。4、總結帶有復位和和時鐘使能的十進制計數(shù)器電路設計的方法。實驗8計數(shù)譯碼顯示電路設計

一.實驗目的

1.掌握模塊電路的設計方法。2.學習掌握7段數(shù)碼顯示譯碼器設計的原理。3.掌握VHDL語言方式設計7段數(shù)碼顯示譯碼器。4.掌握靜態(tài)顯示電路設計方法。二.實驗要求1.預習計數(shù)器、譯碼器和數(shù)碼管顯示的相關知識。2.用VHDL方式完成BCD-7段顯示譯碼器設計。3.利用實驗7中的16進制加法和減法計數(shù)器模塊與7段譯碼顯示電路模塊連接，將計數(shù)器的計數(shù)值用7段數(shù)碼管顯示出來。4.自己動手編寫VHDL程序并完成頂層電路設計。5.完成電路編譯、仿真和下載，進行結果驗證。實驗8計數(shù)譯碼顯示電路設計

三．實驗任務和原理

1．設計一個靜態(tài)七段譯碼顯示電路BCD-7段顯示譯碼器是代碼轉換器中的一種。在電子系統(tǒng)和各種數(shù)字測量儀表中，都需要將數(shù)字量直觀地顯示出來，因此數(shù)字顯示電路是許多數(shù)字設備不可缺少的一部分。數(shù)字顯示電路的譯碼器是將BCD碼或者其他碼轉換如7段顯示的編碼碼，用十進制數(shù)進行顯示。表11.3是一種顯示十六進制的BCD-7段顯示譯碼器真值表。實驗8計數(shù)譯碼顯示電路設計

表11.3BCD-7段顯示譯碼器真值表實驗8計數(shù)譯碼顯示電路設計

2.設計一個計數(shù)譯碼顯示電路計數(shù)譯碼顯示電路用實驗7中的16進制計數(shù)模塊和本實驗的7段譯碼顯示模塊實現(xiàn)，如圖11.24所示，編寫完成該電路的VHDL語言程序，進行編譯、仿真和電路下載。

圖11.24計數(shù)譯碼顯示電路實驗8計數(shù)譯碼顯示電路設計

四、實驗報告及總結

1、根據(jù)實驗的內容，寫出設計方案。2、分析計數(shù)譯碼顯示電路原理。3、寫出VHDL程序畫出仿真波形圖。4、總結計數(shù)譯碼顯示電路的設計方法。實驗98位數(shù)碼動態(tài)掃描顯示電路設計一.實驗目的

1.掌握模塊電路的設計方法。2.學習掌握8位數(shù)碼管動態(tài)掃描顯示電路的原理。3.掌握VHDL語言設計8位數(shù)碼管動態(tài)掃描顯示電路。二.實驗要求1.預習動態(tài)掃描、譯碼器和數(shù)碼管顯示的相關知識。2.用VHDL方式完成8位數(shù)碼管動態(tài)掃描顯示電路。3.完成電路編譯、仿真和下載，進行結果驗證。實驗98位數(shù)碼動態(tài)掃描顯示電路設計三．實驗任務和原理

設計一個8位數(shù)碼管動態(tài)掃描顯示電路，可在數(shù)碼管上顯示0～F的任何數(shù)據(jù)。如圖11.25所示的電路中，將所有數(shù)碼管的8個段線相應地并接在一起，并接到CPLD/FPGA的一組端口控制字段輸出。而各位數(shù)碼管的共陰極由CPLD/FPGA的另一組端口控制B1-B8來實現(xiàn)8位數(shù)碼管的位輸出控制。這樣，對于一組數(shù)碼管動態(tài)掃描顯示需要由兩組信號來控制：一組是字段輸出口輸出的字形代碼，用來控制顯示的字形，稱為段碼；另一組是位輸出口輸出的控制信號，用來選擇第幾位數(shù)碼管工作，稱為位碼。實驗98位數(shù)碼動態(tài)掃描顯示電路設計由于各位數(shù)碼管的段線并聯(lián)，段碼的輸出對各位數(shù)碼管來說都是相同的。因此，在同一時刻如果各位數(shù)碼管的位選線都處于選通狀態(tài)的話，8位數(shù)碼管將顯示相同的字符。若要各位數(shù)碼管能夠顯示出與本位相應的字符，就必須采用掃描顯示方式。即在某一時刻，只讓某一位的位選線處于導通狀態(tài)，而其它各位的位選線處于關閉狀態(tài)。同時，段線上輸出相應位要顯示字符的字型碼。這樣在同一時刻，只有選通的那一位顯示出字符，而其它各位則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符。雖然這些字符是在不同時刻出現(xiàn)的，而且同一時刻，只有一位顯示，其它各位熄滅，但由于實驗98位數(shù)碼動態(tài)掃描顯示電路設計數(shù)碼管具有余輝特性和人眼有視覺暫留現(xiàn)象，只要每位數(shù)碼管顯示間隔足夠短，給人眼的視覺印象就會是連續(xù)穩(wěn)定地顯示。圖11.25所示的是8位數(shù)碼掃描顯示電路，其中每個數(shù)碼管的8個段：h、g、f、e、d、c、b、a都分別連在一起，8個數(shù)碼管分別由8個選通信號B1、B2、…B8來選擇。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關閉。當在連續(xù)的時鐘CLK信號的作用下，數(shù)碼管將動態(tài)顯示數(shù)據(jù)。圖11.258位數(shù)碼掃描顯示電路實驗98位數(shù)碼動態(tài)掃描顯示電路設計四、實驗報告及總結

1．根據(jù)實驗的內容，寫出設計方案。2．分析動態(tài)掃描顯示電路原理。3．寫出VHDL程序并畫出仿真波形圖。4．觀察并記錄實驗現(xiàn)象。5.總結動態(tài)顯示電路的設計方法。實驗10簡單狀態(tài)機設計一.實驗目的1.掌握狀態(tài)機的原理。2.掌握簡單狀態(tài)機的VHDL設計方法。二.實驗要求1.預習狀態(tài)機的相關知識。2.用VHDL描述狀態(tài)機方式完成一位二進制比較器設計。3.完成電路編譯、仿真和下載，進行結果驗證。實驗10簡單狀態(tài)機設計實驗10簡單狀態(tài)機設計三．實驗任務和原理

采用狀態(tài)機方