北京郵電大學小學期數(shù)字基帶傳輸系統(tǒng)實驗報告

2010年小學期電路綜合實驗——數(shù)字基帶傳輸系統(tǒng)學院：信息與通信工程學院 班級： 學號： 序號：姓名：復(fù)雜：采樣判決實驗?zāi)康模?）理解數(shù)字語音傳輸系統(tǒng)的原理和構(gòu)成，以及各個功能模塊的功能和實現(xiàn)原理。（2）掌握FPGA的設(shè)計流程和設(shè)計方法，熟練掌握應(yīng)用軟件Quartus=2\*ROMANII和Modelsim的使用。（3）學習并掌握FPGA的自頂向下的設(shè)計思想，并熟練使用VHDL語言編程設(shè)計芯片。（4）學會借助Matlab仿真系統(tǒng)進行系統(tǒng)各項性能的驗證。（5）鍛煉自身調(diào)試硬件電路板的能力，培養(yǎng)獨立解決問題的能力。二、實驗內(nèi)容與實驗原理主要完成對接收到的信號進行采樣，并對采樣值進行判決。在這次仿真設(shè)計中，噪聲是當輸入信號過來之后才加上的，故采樣時刻取第一個非零值到來的時刻，此后每隔一定時間進行一次抽樣。抽樣后就進行判決，發(fā)送信號是采用雙極性碼，最佳的判決準則是；如果采樣值大于零，則判為＋1，對應(yīng)單極性碼的0，如果采樣值小于零，則判為－1，對應(yīng)1。由圖2-17所示的接收信號的眼圖也可以看出，判決的最佳門限為零，和理論值相同。采樣判決模塊的Modelsim仿真的參考結(jié)果如圖2-17：圖2-17采樣判決模塊的Modelsim仿真結(jié)果其中din是輸入的34bit的信號，dout是判決輸出的信號，clk是總時鐘，clk_5是采樣時鐘，這個時鐘在第一個采樣點確定后才開始產(chǎn)生，并且頻率是總時鐘的五分之一，從仿真圖中看出紅線消失的地方就是開始采樣的時刻，并且以后每五個時鐘采一次樣。實驗設(shè)計以下為一個模5的加法計數(shù)器。因為濾波器要插零，所以需要一個加法器來實現(xiàn)對應(yīng)的采樣周期。其中clear為復(fù)位清零。b為輸出端。architecturecountofcypjissignalb_temp:std_logic_vector(2downto0):="000";signalc:std_logic:='0';beginp1:process(clk)beginif(c='1')thenif(clk'eventandclk='1')thenifclear='0'thenb_temp<="000";elsifb_temp="100"thenb_temp<="000";elseb_temp<=b_temp+1;endif;b<=b_temp;endif;endif;endprocessp1;為使程序在遇到第一個非零值時才執(zhí)行后續(xù)操作所以還應(yīng)設(shè)計p2如下：p2:process(clk)beginif(c='0')thenif(a="00000000000000000000000000000000")thenc<='0';elsec<='1';endif;endif;endprocessp2;判決：當前面條件滿足后，如輸入a為正，則使輸出賦為1，如a為負，則輸出賦為0p3:process(b)beginif(c='1')thenif(b="100")thenif(a(31)='1')thenx<="0001";elsif(a(31)='0')thenx<="0000";endif;endif;endif;endprocessp3;endcount;仿真結(jié)果實驗中的問題及解決本次實驗遇到了很多的問題，首先是對實驗?zāi)康牡牟幻鞔_。因為整個實驗包含著4各組員不同的部分，所以一開始比較混亂。后面經(jīng)過老師的解釋，終于明確了實驗的方向。其次是實驗編程過程中對vhdl語言的不理解。經(jīng)過很多岔路而后看了很多相關(guān)語言的書籍后終于有了一點感覺和頭緒。因為vhdl的格式與語法與以往學過的語言也有不同，所以花費了挺長的時間來適應(yīng)。最后面是關(guān)于仿真知識的理解的不透徹。對于modelsim的使用方不熟悉。后面漸漸熟悉后才開始上手實驗總結(jié)經(jīng)過此次試驗漸漸熟悉了fpga的設(shè)計流程和設(shè)計方法，并相應(yīng)的熟悉了