(2.1)-第1章 EDA技術(shù)及應(yīng)用概述總結(jié)復(fù)習(xí)

第1章EDA技術(shù)及應(yīng)用概述總結(jié)復(fù)習(xí)

為了對(duì)EDA技術(shù)的基本概念、基礎(chǔ)知識(shí)和設(shè)計(jì)流程等內(nèi)容有個(gè)全面的了解，以便后續(xù)的學(xué)習(xí)，本章將概括地學(xué)習(xí)EDA技術(shù)的涵義，EDA技術(shù)的主要內(nèi)容，EDA的工程設(shè)計(jì)流程等內(nèi)容，并對(duì)EDA技術(shù)研究性教學(xué)進(jìn)行了探討。內(nèi)容提要答案：C。答案：C。答案：C。答案：B。課前測(cè)試題答案：ABCD。答案：C。答案：A。答案：B。第1章EDA技術(shù)及應(yīng)用概述1.1EDA技術(shù)的涵義主講人：譚會(huì)生教授內(nèi)容提要EDA技術(shù)的起源；EDA技術(shù)的涵義；

EDA技術(shù)的特點(diǎn)。1.1EDA技術(shù)的涵義一、EDA技術(shù)的起源1．電子產(chǎn)品設(shè)計(jì)的主觀要求：（1）提高產(chǎn)品性能、縮小產(chǎn)品體積、降低產(chǎn)品消耗；（2）希望提高電子設(shè)計(jì)自動(dòng)化程度，縮短開發(fā)周期，提高產(chǎn)品的競(jìng)爭(zhēng)力。（1）隨著超大規(guī)模集成電路VLSI的快速發(fā)展，出現(xiàn)了大規(guī)?？删幊踢壿嬈骷﨏PLD和FPGA，我們可以對(duì)可編程器件反復(fù)編程；（2）隨著計(jì)算機(jī)技術(shù)的不斷發(fā)展，我們可給電子產(chǎn)品的設(shè)計(jì)提供更多更好的幫助。2．電子產(chǎn)品設(shè)計(jì)的客觀條件：20世紀(jì)70年代20世紀(jì)80年代20世紀(jì)90年代計(jì)算機(jī)輔助設(shè)計(jì)CADComputerAssistDesign計(jì)算機(jī)輔助工程設(shè)計(jì)CAEComputerAssistEngineeringDesign電子設(shè)計(jì)自動(dòng)化EDAElectronicDesignAutomation使用硬件設(shè)計(jì)硬件單個(gè)電子產(chǎn)品的開發(fā)片上系統(tǒng)SOC的設(shè)計(jì)二、EDA技術(shù)的涵義1．狹義的EDA技術(shù):就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。本門課程學(xué)習(xí)的EDA技術(shù)專指狹義的EDA技術(shù)。2．廣義的EDA技術(shù):除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)(如PSPICE、EWB、MATLAB等)和印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL、ORCAD等)。在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的EDA技術(shù)。將廣義的EDA技術(shù)稱為現(xiàn)代電子設(shè)計(jì)技術(shù)更為合適。三、EDA的特點(diǎn)1．用軟件的方式設(shè)計(jì)硬件硬件的設(shè)計(jì)過程：需求分析電路設(shè)計(jì)參數(shù)計(jì)算PCB設(shè)計(jì)與制作元器件購買元器件焊接與組裝系統(tǒng)調(diào)試與測(cè)試傳統(tǒng)硬件設(shè)計(jì)的缺點(diǎn)：費(fèi)時(shí)、費(fèi)力、費(fèi)錢、修改不方便。EDA硬件設(shè)計(jì)的優(yōu)點(diǎn)：省時(shí)、省力、省錢，設(shè)計(jì)修改非常方便。2．用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成。3．設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真。使用EDA技術(shù)進(jìn)行設(shè)計(jì)，有行為仿真、功能仿真和時(shí)序仿真三種。4．系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)。5．系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。6．從以前的“組合設(shè)計(jì)”轉(zhuǎn)向真正的“自由設(shè)計(jì)”。7．設(shè)計(jì)的移植性好，效率高；設(shè)計(jì)的移植性：指將已經(jīng)設(shè)計(jì)好的系統(tǒng)，直接搬到或稍作修改用到一個(gè)新的類似的設(shè)計(jì)之中，這對(duì)節(jié)省開發(fā)時(shí)間、提高設(shè)計(jì)效率、提高產(chǎn)品的競(jìng)爭(zhēng)力非常有好處。8．非常適合分工設(shè)計(jì)，團(tuán)體協(xié)作。EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。EDA技術(shù)經(jīng)過近30年的發(fā)展，已廣泛應(yīng)用于FPGA系統(tǒng)設(shè)計(jì)與開發(fā)、SOC/SOPC的設(shè)計(jì)開發(fā)、ASIC的前端設(shè)計(jì)等領(lǐng)域，有著顯著的設(shè)計(jì)優(yōu)勢(shì)和廣闊的發(fā)展前景！內(nèi)容總結(jié)

EDA技術(shù)，簡(jiǎn)單地講，就是使用大規(guī)?？删幊踢壿嬈骷?，應(yīng)用硬件描述語言作為主要邏輯描述方式，通過EDA開發(fā)軟件、EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，用軟件的方式設(shè)計(jì)集成電子系統(tǒng)或?qū)Ｓ眉呻娐返囊婚T技術(shù)。第1章EDA技術(shù)及應(yīng)用概述1.2EDA技術(shù)的主要內(nèi)容主講人：譚會(huì)生教授內(nèi)容提要EDA技術(shù)內(nèi)容概述；大規(guī)模可編程邏輯器件；硬件描述語言；軟件開發(fā)工具；實(shí)驗(yàn)開發(fā)系統(tǒng)。1.2.1EDA技術(shù)的主要內(nèi)容(1)一、EDA技術(shù)內(nèi)容概述1.EDA技術(shù)基礎(chǔ)2.VLSI結(jié)構(gòu)設(shè)計(jì)與優(yōu)化技術(shù)3.SOC/SOPC設(shè)計(jì)技術(shù)硬件邏輯設(shè)計(jì)及其優(yōu)化--FPGA嵌入式系統(tǒng)的設(shè)計(jì)1．EDA技術(shù)的基本內(nèi)容：①大規(guī)?？删幊踢壿嬈骷谟布枋稣Z言③軟件開發(fā)工具④實(shí)驗(yàn)開發(fā)系統(tǒng)電子系統(tǒng)設(shè)計(jì)載體主要邏輯描述表達(dá)手段智能化的自動(dòng)化設(shè)計(jì)工具編程下載及硬件驗(yàn)證工具2．VLSI結(jié)構(gòu)設(shè)計(jì)與優(yōu)化技術(shù)：VLSI結(jié)構(gòu)設(shè)計(jì)優(yōu)化技術(shù)；FPGA系統(tǒng)性能優(yōu)化技術(shù)。3．SOC/SOPC設(shè)計(jì)技術(shù)：可重用方法學(xué)；內(nèi)核結(jié)構(gòu)及指令；軟件的使用等。二、大規(guī)?？删幊踢壿嬈骷?．可編程邏輯器件(簡(jiǎn)稱PLD):由用戶編程實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。2．FPGA(FieldProgrammableGateArray)——現(xiàn)場(chǎng)可編程門陣列;CPLD(ComplexProgrammableLogicDevices)——復(fù)雜可編程邏輯器件。3．國(guó)際上生產(chǎn)FPGA/CPLD的主流公司：圖1

Xilinx公司商標(biāo)圖2

Altera公司商標(biāo)圖3Lattice公司商標(biāo)4．實(shí)際使用芯片：系列（family）型號(hào)規(guī)格如：EP3C25F324C7NCYCLONEⅢ系列，F(xiàn)PGA器件的型號(hào)規(guī)格。5．FPGA和CPLD的結(jié)構(gòu)：圖4FPGA/CPLD的組成結(jié)構(gòu)圖FPGA的組成可編程邏輯單元可編程輸入/輸出單元可編程連線CPLD的組成可編程邏輯宏單元可編程輸入/輸出單元可編程內(nèi)部連線6．FPGA/CPLD最明顯的特點(diǎn)：①高集成度；②高速度；③高可靠性。7．FPGA/CPLD其它特點(diǎn)：開發(fā)周期短投資風(fēng)險(xiǎn)小產(chǎn)品上市速度快市場(chǎng)適應(yīng)能力強(qiáng)硬件升級(jí)回旋余地大可迅速實(shí)現(xiàn)ASIC投產(chǎn)8．FPGA/CPLD選擇：CPLD——適用于普通規(guī)模，且產(chǎn)量不大的設(shè)計(jì)；FPGA——適用于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)。內(nèi)容提要

EDA技術(shù)內(nèi)容概述；大規(guī)?？删幊踢壿嬈骷?；硬件描述語言；軟件開發(fā)工具；實(shí)驗(yàn)開發(fā)系統(tǒng)。1.2.2EDA技術(shù)的主要內(nèi)容(2)一、硬件描述語言(HDL)常用的硬件描述語言VHDLVerilogABEL--起源于美國(guó)國(guó)防部的VHSIC--起源于集成電路的設(shè)計(jì)--來源于可編程邏輯器件的設(shè)計(jì)VHDL——IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，支持的EDA工具最多。適用于：行為級(jí)、

RTL級(jí)、門電路級(jí)。Verilog——IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，支持的EDA工具較多。適用于：RTL級(jí)、門電路級(jí)。綜合過程：Verilog比VHDL簡(jiǎn)單。高級(jí)描述：Verilog不如VHDL。ABEL——一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)。適用：各種不同規(guī)模的可編程器件的設(shè)計(jì)。二、EDA軟件開發(fā)工具1．主流廠家的EDA軟件工具①Altera公司的QuartusⅡ；②Xilinx的ISE/ISE-WebPACKSeries；③Lattice公司的ispLEVER。如QuartusⅡ：①可進(jìn)行FPGA/CPLD的開發(fā)；②結(jié)合MATLAB和DSPBuilder→進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)；③結(jié)合SOPCBuilder→進(jìn)行SOPC系統(tǒng)開發(fā)；三種EDA軟件主要差別:①面向的目標(biāo)器件不一樣；②性能各有優(yōu)劣。相同點(diǎn)：①可進(jìn)行FPGA/CPLD開發(fā)；②可進(jìn)行DSP系統(tǒng)開發(fā)；③可進(jìn)行SOPC系統(tǒng)開發(fā)。

2．第三方EDA工具邏輯綜合性能最好工具——Synplify；仿真功能最強(qiáng)大的工具——ModelSim。（1）Synplify：圖1Synplicity公司商標(biāo)圖2Cadence公司邏輯綜合性能最好的FPGA和CPLD的邏輯綜合工具。支持工業(yè)標(biāo)準(zhǔn)的Verilog和VHDL硬件描述語言。Synplify的作用：①進(jìn)行VHDL/Verilog程序設(shè)計(jì)的邏輯綜合，通過邏輯資源和時(shí)序分析，可對(duì)同一設(shè)計(jì)選用不同公司的芯片進(jìn)行有關(guān)比較；②通過分析VHDL/Verilog程序設(shè)計(jì)的邏輯綜合之后的RTL圖，可快速理解程序的硬件結(jié)構(gòu)與組成。（2）ModelSim：圖3MentorGraphics公司商標(biāo)三個(gè)層次的仿真：①RTL(寄存器傳輸層次)；②Functional(功能)；③Gate-Level(門級(jí))。作用：進(jìn)行各種VHDL/Verilog程序設(shè)計(jì)的仿真。三、EDA實(shí)驗(yàn)開發(fā)系統(tǒng)1．實(shí)驗(yàn)開發(fā)系統(tǒng)的作用：提供芯片下載電路及EDA實(shí)驗(yàn)/開發(fā)的外圍資源，以供硬件驗(yàn)證用。2．實(shí)驗(yàn)開發(fā)系統(tǒng)的組成：圖4EDA實(shí)驗(yàn)開發(fā)系統(tǒng)示意圖①實(shí)驗(yàn)/開發(fā)所需的各類基本信號(hào)發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等；②FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等；③監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”；④目標(biāo)芯片適配座以及上面的FPGA/CPLD目標(biāo)芯片和編程下載電路；⑤其他轉(zhuǎn)換電路系統(tǒng)及各種擴(kuò)展接口。圖5清華大學(xué)圖6北京理工大學(xué)圖7復(fù)旦大學(xué)圖8西安電子科技大學(xué)圖9東南大學(xué)圖10杭州電子科技大學(xué)圖11杭州康芯有限公司商標(biāo)圖12友晶科技有限公司商標(biāo)圖13依元素科技商標(biāo)第1章EDA技術(shù)及應(yīng)用概述1.3EDA技術(shù)的工程設(shè)計(jì)流程主講人：譚會(huì)生教授內(nèi)容提要FPGA/CPLD的工程設(shè)計(jì)流程；ASIC工程設(shè)計(jì)流程；SOPC工程設(shè)計(jì)流程。1.3.1EDA技術(shù)的工程設(shè)計(jì)流程(1)一、FPGA/CPLD工程設(shè)計(jì)流程1．FPGA/CPLD工程設(shè)計(jì)思路（1）基建工程設(shè)計(jì)建筑設(shè)計(jì)建筑預(yù)算施工設(shè)計(jì)建筑施工建筑驗(yàn)收建筑模型/建筑實(shí)驗(yàn)圖1基建工程設(shè)計(jì)流程圖（2）FPGA/CPLD工程設(shè)計(jì)源程序編程與編譯邏輯綜合邏輯適配編程下載硬件仿真/硬件測(cè)試各種仿真圖2FPGA/CPLD工程設(shè)計(jì)流程圖（3）設(shè)計(jì)啟發(fā)設(shè)計(jì)與制作復(fù)雜電子系統(tǒng)方法：1.先將復(fù)雜的系統(tǒng)分解成簡(jiǎn)單的模塊；2.再由簡(jiǎn)單的模塊去構(gòu)建復(fù)雜的系統(tǒng)。2．FPGA/CPLD工程設(shè)計(jì)流程編程/下載電纜編程、下載測(cè)試電路硬件測(cè)試功能仿真時(shí)序仿真門級(jí)仿真器圖形編輯器文本編輯器生成VHDL/Verilog源程序VHDL/Verilog綜合器邏輯綜合、優(yōu)化FPGA/CPLD布線/適配器自動(dòng)優(yōu)化、布局、布線/適配VHDL/Verilog源程序網(wǎng)表文件(EDIF,XNF,VHDL等)熔絲圖、SRAM文件、VHDL/Verilog網(wǎng)表行為仿真功能仿真時(shí)序仿真VHDL/Verilog仿真器圖3FPGA/CPLD工程設(shè)計(jì)流程圖（1）源程序的編輯和編譯含義：利用EDA工具的文本編輯器或圖形編輯器，將它用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯(cuò)編譯，變成VHDL/Verilog文件格式的過程。源程序的輸入方法：①原理圖輸入方法；②狀態(tài)圖輸入方法；③

VHDL/Verilog程序的文本輸入方法（最普遍）。在學(xué)習(xí)時(shí)，推薦優(yōu)先使用文本輸入方式，對(duì)于頂層可以采用原理圖的輸入方式。（2）邏輯綜合和優(yōu)化邏輯綜合：將電路的高級(jí)語言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件的過程。邏輯映射：將電路的高級(jí)描述，針對(duì)給定硬件結(jié)構(gòu)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述文件的過程。網(wǎng)表文件：按照某種規(guī)定描述電路的基本組成及如何相互連接的文件。（3）目標(biāo)器件的布線/適配邏輯適配：將由綜合器產(chǎn)生的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。（4）目標(biāo)器件的編程/下載如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，則可以將由FPGA/CPLD布線/適配器產(chǎn)生的配置/下載文件通過編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。（5）設(shè)計(jì)過程中的有關(guān)仿真行為仿真：將VHDL/Verilog設(shè)計(jì)源程序直接送到VHDL/Verilog仿真器中所進(jìn)行的仿真。該仿真只是根據(jù)VHDL/Verilog的語義進(jìn)行的，與具體電路沒有關(guān)系。功能仿真：將綜合后的VHDL/Verilog網(wǎng)表文件再送到VHDL/Verilog仿真器中所進(jìn)行的仿真。該仿真過程不涉及具體器件的硬件特性，如延時(shí)特性。該仿真的結(jié)果與門級(jí)仿真器所做的功能仿真結(jié)果基本一致。時(shí)序仿真：將布線器/適配器所產(chǎn)生的VHDL/Verilog網(wǎng)表文件送到VHDL/Verilog仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時(shí)序仿真結(jié)果。（6）硬件仿真/硬件測(cè)試硬件仿真：在ASIC設(shè)計(jì)中，常利用FPGA對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測(cè)，通過后再將其VHDL/Verilog設(shè)計(jì)以ASIC形式實(shí)現(xiàn)的過程。硬件測(cè)試：把FPGA或CPLD直接用于應(yīng)用系統(tǒng)的設(shè)計(jì)中，將下載文件下載到FPGA后，對(duì)系統(tǒng)設(shè)計(jì)進(jìn)行功能檢測(cè)的過程。內(nèi)容提要FPGA/CPLD的工程設(shè)計(jì)流程；ASIC工程設(shè)計(jì)流程；SOPC工程設(shè)計(jì)流程。1.3.2EDA技術(shù)的工程設(shè)計(jì)流程(2)數(shù)字ASIC設(shè)計(jì)方法：①全定制方法：是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法；②半定制法：按邏輯實(shí)現(xiàn)的方式不同，可分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。ASIC模擬ASIC數(shù)字ASIC數(shù)?；旌螦SIC半定制全定制門陣列法標(biāo)準(zhǔn)單元法可編程邏輯器件法門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法：1、門陣列法：涉及的工藝少、模式規(guī)范、設(shè)計(jì)自動(dòng)化程度高、設(shè)計(jì)周期短、造價(jià)低，且適合于小批量的ASIC設(shè)計(jì)；缺點(diǎn)：芯片面積利用率低，靈活性差，對(duì)設(shè)計(jì)限制得過多。2、標(biāo)準(zhǔn)單元法：是目前ASIC設(shè)計(jì)中應(yīng)用最廣泛的設(shè)計(jì)方法之一。缺點(diǎn)：當(dāng)工藝更新之后，標(biāo)準(zhǔn)單元庫要隨之更新，這是一項(xiàng)十分繁重的工作。3、可編程邏輯器件法：相對(duì)于全定制或標(biāo)準(zhǔn)單元法設(shè)計(jì)；缺點(diǎn)：該方法實(shí)現(xiàn)的ASIC性能、速度和單位成本不具備競(jìng)爭(zhēng)性。一、ASIC工程設(shè)計(jì)流程1．ASIC設(shè)計(jì)的基礎(chǔ)知識(shí)2．ASIC工程設(shè)計(jì)流程（1）系統(tǒng)規(guī)格說明：分析并確定整個(gè)系統(tǒng)的功能、性能、物理尺寸，確定制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用。建立系統(tǒng)行為模型，進(jìn)行可行性驗(yàn)證。（2）系統(tǒng)模塊劃分：將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間信號(hào)連接關(guān)系。驗(yàn)證各個(gè)功能塊的模型，確定系統(tǒng)的關(guān)鍵時(shí)序。（3）邏輯設(shè)計(jì)與綜合：用文本、原理圖等進(jìn)行具體邏輯描述。對(duì)于硬件描述語言或原理圖描述的設(shè)計(jì)模塊需要用綜合器進(jìn)行綜合獲得具體的電路網(wǎng)表文件。（4）綜合后仿真：根據(jù)邏輯綜合后得到網(wǎng)表文件，進(jìn)行仿真驗(yàn)證。（5）版圖設(shè)計(jì)（物理設(shè)計(jì)）：邏輯元件電阻電容…它們之間連線集成電路制造所需要的版圖信息（6）版圖驗(yàn)證：版圖驗(yàn)證版圖原理圖比對(duì)設(shè)計(jì)規(guī)則檢查電氣規(guī)則檢查版圖驗(yàn)證是手工版圖設(shè)計(jì)中很重要的一步（7）參數(shù)提取與后仿真：進(jìn)行版圖的電路網(wǎng)表提取，參數(shù)提取，把提取出的參數(shù)反注至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作。（8）制版、流片：送IC生產(chǎn)線進(jìn)行制版、光罩和流片，進(jìn)行實(shí)驗(yàn)性生產(chǎn)。流片的含義：將IC的有關(guān)設(shè)計(jì)文件交給專業(yè)的芯片生產(chǎn)廠家，通過一系列工藝步驟制造芯片。流片的作用:就是測(cè)試集成電路設(shè)計(jì)是否成功，即從一個(gè)電路圖到一塊芯片，檢驗(yàn)每一個(gè)工藝步驟是否可行，檢驗(yàn)電路是否具備我們所要的性能和功能。（9）芯片測(cè)試：測(cè)試芯片是否符合設(shè)計(jì)要求，評(píng)估成品率。二、SOPC工程設(shè)計(jì)流程1．SOPC的含義圖1SOPC的組成結(jié)構(gòu)示意圖SOPC(SystemOnaProgrammableChip)就是可編程片上系統(tǒng)，它是一種基于FPGA的自行開發(fā)的可重構(gòu)片上系統(tǒng)SOC(SystemOnaChip)，它集成了硬核或軟核CPU、DSP、存儲(chǔ)器、外圍I/O及可編程邏輯，是一種更加靈活、高效的SOC解決方案。2．SOPC的設(shè)計(jì)流程：(1)硬件的設(shè)計(jì)開發(fā)；(2)軟件的設(shè)計(jì)開發(fā)。SOPC硬件設(shè)計(jì)開發(fā)的基本步驟：①創(chuàng)建一個(gè)QuartusⅡ工程；②創(chuàng)建Nios系統(tǒng)模塊；③將圖標(biāo)添加到原理圖文件并構(gòu)建含各種輸入和輸出的完整芯片系統(tǒng)；④編譯QuartusⅡ工程設(shè)計(jì)文件；⑤將目標(biāo)文件配置于FPGA中。啟動(dòng)SOPCBuilder添加CPU及外圍器件指定基地址系統(tǒng)設(shè)置生成系統(tǒng)模塊SOPC軟件設(shè)計(jì)開發(fā)的基本步驟：①啟動(dòng)設(shè)計(jì)工具NiosⅡIDE；②建立新的源程序和軟件工程或?qū)胍呀ㄔ闯绦蚝蛙浖こ?；?duì)于已經(jīng)設(shè)計(jì)好的軟件工程的使用，必須先導(dǎo)入有關(guān)工程文件和系統(tǒng)庫文件。③編譯工程；④運(yùn)行程序或調(diào)試程序。調(diào)試程序時(shí)可使用單步運(yùn)行，并觀察寄存器或變量中有關(guān)參數(shù)的變化。⑤將程序下載到FLASH存儲(chǔ)器。第1章EDA技術(shù)及應(yīng)用概述1.4EDA技術(shù)研究性學(xué)習(xí)探討主講人：譚會(huì)生教授內(nèi)容提要

開展EDA技術(shù)研究性教學(xué)的意義；開展EDA技術(shù)研究性教學(xué)的方法；開展EDA技術(shù)研究性教學(xué)的成效。1.4EDA技術(shù)研究性學(xué)習(xí)探討一、開展EDA技術(shù)研究性教學(xué)的意義1．大眾化高等教育的差異化教育的需要；2．提高大學(xué)生綜合應(yīng)用能力的需要；3．提高大學(xué)生實(shí)踐動(dòng)手能力的需要；4．提高大學(xué)生專業(yè)創(chuàng)新能力的需要；5．提高大學(xué)生專業(yè)綜合素養(yǎng)的需要；6．改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要。二、開展EDA技術(shù)研究性教學(xué)的方法圖1基于EDA技術(shù)的研究性教學(xué)模型FPGA實(shí)現(xiàn)系統(tǒng)的優(yōu)點(diǎn)：用軟件的方式