北郵大二下數(shù)電實驗報告

**北京郵電大學(xué)數(shù)字電路與邏輯設(shè)計實驗學(xué)院：班級：姓名：學(xué)號：班內(nèi)序號：實驗一實驗名稱QuartusII原理圖輸出法設(shè)計半加器實驗任務(wù)要求用邏輯門設(shè)計實現(xiàn)一個半加器，仿真驗證其功能，并生成新的半加器圖形模塊單元。設(shè)計思路和過程◎設(shè)計思路半加器電路是指對兩個輸入數(shù)據(jù)位進行加法，輸出一個結(jié)果位和進位，不產(chǎn)生進位輸入的加法器電路，是實現(xiàn)兩個一位二進制數(shù)的加法運算電路。數(shù)據(jù)輸入：被加數(shù)AI、加數(shù)BI數(shù)據(jù)輸出：半加和SO、進位CO◎

設(shè)計過程(1)列出真值表輸入輸出AIBISOCO0000011010101101*表中兩個輸入是加數(shù)AI和BI，輸出有一個是和SO，另一個是進位CO。(2)根據(jù)真值表寫出輸出邏輯表達式該電路有兩個輸出端，屬于多輸出組合數(shù)字電路，電路的邏輯表達式如下：,。所以，可以用一個兩輸入異或門和一個兩輸入與門實現(xiàn)?！?qū)嶒炘韴D仿真波形圖及分析根據(jù)仿真波形對比半加器真值表，可以確定電路實現(xiàn)了半加器的功能。但我們也可以發(fā)現(xiàn)輸出SO出現(xiàn)了靜態(tài)功能冒險，要消除該冒險可以加入相應(yīng)的選通脈沖。全加器二、實驗任務(wù)要求用實驗內(nèi)容1中生成的半加器模塊和邏輯門設(shè)計實現(xiàn)一個全加器，仿真驗證其功能，并下載到實驗板測試，要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。三、設(shè)計思路和過程◎設(shè)計思路全加器與半加器的區(qū)別在于全加器有一個低進位CI，從外部特性來看，它是一個三輸入兩輸出的器件?！蛟O(shè)計過程全加器的真值表如下輸入輸出AIBICISOCO0000000110010100110110010101011100111111*其中AI為被加數(shù)，BI為加數(shù)，CI為相鄰低位來的進位數(shù)。輸出本位和為SO，向相鄰高位進位數(shù)為CO。(2)根據(jù)真值表寫出邏輯表達式：,根據(jù)邏輯表達式，可以知道只要在半加器的基礎(chǔ)上再加入一個異或門、一個兩輸入與門和兩輸入或門即可實現(xiàn)全加器?！?qū)嶒炘韴D四、仿真波形圖及分析根據(jù)仿真波形對比全加器真值表，可以確定電路實現(xiàn)了全加器的功能。（三）3線—8線譯碼器二、實驗任務(wù)要求用3線—8線譯碼器（74LS138）和邏輯門設(shè)計實現(xiàn)函數(shù),仿真驗證其功能，并下載到實驗板測試。要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。三、設(shè)計思路和過程◎設(shè)計思路74LS138是一個3線—8線的譯碼器，其輸出為低電平有效，使能端G1為高電平有效，G2、G3為低電平有效，當(dāng)其中一個為高電平，輸出端全部為1。在中規(guī)模集成電路中譯碼器的幾種型號里，74LS138使用最廣泛。

要實現(xiàn)的函數(shù)用最小項表示如下：

F(C,B,A)=∑m(0,2,4,7)只要將相應(yīng)輸出用一個四輸入與非門實現(xiàn)即可?！蜃⒁?1)74LS138的輸出是低電平有效，故實現(xiàn)邏輯功能時，輸出端不可接或門及或非門（因為每次僅一個為低電平，其余皆為高電平）；

(2)74LS138與前面不同的是，其有使能端，故使能端必須加以處理，否則無法實現(xiàn)需要的邏輯功能。◎?qū)嶒炘韴D四、仿真波形圖及分析當(dāng)且僅當(dāng)ABC輸入為000、010、100、111時，F(xiàn)=1；可知電路實現(xiàn)了函數(shù)。實驗二實驗名稱VHDL組合邏輯電路設(shè)計（一）奇校驗器實驗任務(wù)要求用VHDL語言設(shè)計實現(xiàn)一個4位二進制奇校驗器，輸入奇數(shù)個‘1’時，輸出為‘1’，否則輸出為‘0’，仿真實現(xiàn)驗證其功能，并下載到實驗板測試。要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。設(shè)計思路和過程輸入元素：a3,a2,a1,a0輸出元素：b輸入輸出a3a2a1a0b00000000110010100110010010101001100011111000110010101001011111000110111110111110四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhy_checkIS PORT( a:INSTD_LOGIC_VECTOR(3downto0); b:OUTSTD_LOGIC );endhy_check;ARCHITECTUREhy_archOFhy_checkISBEGIN PROCESS(a) BEGIN CASEaIS WHEN"0000"=>b<='0'; WHEN"0001"=>b<='1'; WHEN"0010"=>b<='1'; WHEN"0011"=>b<='0'; WHEN"0100"=>b<='1'; WHEN"0101"=>b<='0'; WHEN"0110"=>b<='0'; WHEN"0111"=>b<='1'; WHEN"1000"=>b<='1'; WHEN"1001"=>b<='0'; WHEN"1010"=>b<='0'; WHEN"1011"=>b<='1'; WHEN"1100"=>b<='0'; WHEN"1101"=>b<='1'; WHEN"1110"=>b<='1'; WHEN"1111"=>b<='0'; ENDCASE; ENDPROCESS;END;仿真波形圖及分析根據(jù)仿真波形對比奇校驗碼的真值表，可以確定電路實現(xiàn)了奇校驗器的功能。數(shù)碼管譯碼器二、實驗任務(wù)要求用VHDL語言設(shè)計實現(xiàn)一個共陰極7段數(shù)碼管譯碼器，仿真驗證其功能，并下載到實驗板測試。要求用撥碼開關(guān)設(shè)定輸入信號，7段數(shù)碼管顯示輸出信號。設(shè)計思路和過程輸入元素：A3—A0輸出元素：B6—B0，C5—C0輸入輸出A3A2A1A0B6B5B4B3B2B1B000001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011*真值表由數(shù)碼管顯示的原理確定。四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYhy_encoder1ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);C:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDhy_encoder1;ARCHITECTUREencoder_archOFhy_encoder1ISBEGINPROCESS(A)BEGINC<="101111";CASEAISWHEN"0000"=>B<="1111110";--0WHEN"0001"=>B<="0110000";--1WHEN"0010"=>B<="1101101";--2WHEN"0011"=>B<="1111001";--3WHEN"0100"=>B<="0110011";--4WHEN"0101"=>B<="1011011";--5WHEN"0110"=>B<="1011111";--6WHEN"0111"=>B<="1110000";--7WHEN"1000"=>B<="1111111";--8WHEN"1001"=>B<="1111011";--9WHENOTHERS=>B<="ZZZZZZZ";ENDCASE;ENDPROCESS;ENDencoder_arch;五、仿真波形圖及分析根據(jù)仿真波形對比數(shù)碼管譯碼器的真值表，可以確定實現(xiàn)了數(shù)碼管譯碼器的功能。（三）8421碼到余三碼二、實驗任務(wù)要求用VHDL語言設(shè)計實現(xiàn)一個8421碼轉(zhuǎn)換為余3碼的代碼轉(zhuǎn)換器，仿真驗證其功能，并下載到實驗板測試。要求用撥碼開關(guān)設(shè)定輸入信號，發(fā)光二極管顯示輸出信號。.三、設(shè)計思路和過程輸入數(shù)據(jù)：A3—A0輸出數(shù)據(jù)：B3—B0輸入輸出A3A2A1A0B3B2B1B000000011000101000010010100110110010001110101100001101001011110101000101110011100*余三碼就是在8421碼的基礎(chǔ)上+3。VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYhy_trans1ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDhy_trans1;ARCHITECTUREtrans_ex3OFhy_trans1ISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>B<="0011";WHEN"0001"=>B<="0100";WHEN"0010"=>B<="0101";WHEN"0011"=>B<="0110";WHEN"0100"=>B<="0111";WHEN"0101"=>B<="1000";WHEN"0110"=>B<="1001";WHEN"0111"=>B<="1010";WHEN"1000"=>B<="1011";WHEN"1001"=>B<="1100";WHENOTHERS=>B<="ZZZZ";ENDCASE;ENDPROCESS;ENDtrans_ex3;仿真波形圖及分析根據(jù)仿真波形對比真值表，可以確定電路實現(xiàn)了8421碼到余三碼的轉(zhuǎn)換。實驗三實驗名稱VHDL時序邏輯電路設(shè)計（一）分頻器實驗任務(wù)要求用VHDL語言設(shè)計實現(xiàn)一個分頻輸出信號占空比為50%的分頻器。要求在QuartusII平臺上設(shè)計程序并仿真驗證設(shè)計。設(shè)計思路和過程◎設(shè)計思路確定分頻系數(shù)N后，以為計數(shù)標(biāo)準(zhǔn)，一旦計數(shù)滿，輸出?！蛟O(shè)計過程選取N=20，以0-4計數(shù)，到4取反。輸入元素：clk,clear輸出元素：clk_outVHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYhy_divISPORT(clk,clear:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDhy_div;ARCHITECTUREaOFhy_divISSIGNALtmp:INTEGERRANGE0TO9;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clear,clk)BEGINIFclear='0'THENtmp<=0;ELSIFclk'eventANDclk='1'THENIFtmp=9THENtmp<=0;clktmp<=NOTclktmp;ELSEtmp<=tmp+1;ENDIF;ENDIF;ENDPROCESS;clk_out<=clktmp;ENDa;仿真波形圖及分析分析仿真波形，可以確定電路實現(xiàn)了20倍分頻的功能。十進制計數(shù)器二、實驗任務(wù)要求用VHDL語言設(shè)計實現(xiàn)一個帶異步復(fù)位的8421碼十進制計數(shù)器，仿真驗證其功能。設(shè)計思路和過程◎設(shè)計思路滿10異步復(fù)位?！蛟O(shè)計過程輸入元素：clk,clear輸出元素：q3,q2,q1,q0四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYhy_countISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDhy_count;ARCHITECTUREaOFhy_countISSIGNALcn:INTEGERRANGE0TO9;BEGINPROCESS(clk)BEGINIFclear='0'THENcn<=0;elsIF(clk'eventANDclk='1')THENIFcn=9THENcn<=0;ELSEcn<=cn+1;ENDIF;ENDIF;ENDPROCESS;q<=CONV_STD_LOGIC_VECTOR(cn,4);ENDa;五、仿真波形圖及分析分析仿真波形，可以確定電路實現(xiàn)了十進制計數(shù)器的功能。（三）十進制計數(shù)器的數(shù)碼管顯示二、實驗任務(wù)要求將2中的8421碼十進制計數(shù)器下載到實驗板測試。要求用按鍵設(shè)定輸入信號，發(fā)光二極管顯示輸入信號。三、設(shè)計思路和過程◎設(shè)計思路此系統(tǒng)中應(yīng)包括分頻器、十進制計數(shù)器、數(shù)碼管譯碼器?！蛟O(shè)計過程輸入元素：ain,bin,cin輸出元素：cout(0-6),cat(0-5)四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhy_unionISPORT(ain:INSTD_LOGIC;bin:INSTD_LOGIC;cin:INSTD_LOGIC;cout:OUTSTD_LOGIC_VECTOR(6downto0);cat:OUTSTD_LOGIC_VECTOR(5downto0));endhy_union;ARCHITECTUREzonghe_archOFhy_unionISCOMPONENTdiv50m——分頻器PORT(clk_in:instd_logic;clk_out:outstd_logic);ENDCOMPONENT;COMPONENThy_count——計數(shù)器PORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3downto0));ENDCOMPONENT;COMPONENTyima——數(shù)碼管譯碼器PORT(a:INSTD_LOGIC_VECTOR(3downto0);b:OUTSTD_LOGIC_VECTOR(6downto0);c:OUTSTD_LOGIC_VECTOR(5downto0));endCOMPONENT;SIGNALd,e:STD_LOGIC;SIGNALf:STD_LOGIC_VECTOR(3downto0);BEGINu1:div50mPORTMAP(clk_in=>ain,clk_out=>d);u2:hy_countPORTMAP(clk=>d,clear=>cin,q=>f);u3:yimaPORTMAP(a=>f,b=>cout,c=>cat);ENDzonghe_arch;實驗四實驗名稱數(shù)碼管掃描顯示控制器設(shè)計與實現(xiàn)實驗任務(wù)要求用VHDL語言設(shè)計并實現(xiàn)六個數(shù)碼管串行掃描電路，要求同時顯示0、1、2、3、4、5這六個不同的數(shù)字圖形到六個數(shù)碼管上，仿真驗證其功能，并下載到實驗板測試。設(shè)計思路和過程◎設(shè)計思路多個數(shù)碼管動態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號分時控制各個數(shù)碼管的公共端，循環(huán)依次點亮多個數(shù)碼管，利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率大于50Hz，將看不到閃爍現(xiàn)象。當(dāng)閃爍顯示的發(fā)光二極管閃爍頻率較高時，我們將觀察到持續(xù)點亮的現(xiàn)象。同理，當(dāng)多個數(shù)碼管依次顯示，當(dāng)切換速度足夠快時，我們將觀察到所有數(shù)碼管都是同時在顯示。一個數(shù)碼管要穩(wěn)定顯示要求顯示頻率大于50Hz，那么六個數(shù)碼管則需要50*6=300Hz以上才能看到持續(xù)穩(wěn)定點亮的現(xiàn)象?！?/p>

設(shè)計過程數(shù)據(jù)輸入：clk,clear數(shù)據(jù)輸出：B(0-6),C(0-5)VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYHYISPORT(clk,clear:INSTD_LOGIC;B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);C:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDHY;ARCHITECTUREbehaveOFHYISSIGNALtmp:INTEGERRANGE0TO5;SIGNALcount:STD_LOGIC_VECTOR(5DOWNTO0);——count決定哪個數(shù)碼管有示數(shù)SIGNALf_temp:STD_LOGIC_VECTOR(6DOWNTO0);BEGINp1:PROCESS(clk)——排次序BEGINIFclk'EVENTANDclk='1'THENIFtmp=5THENtmp<=0;ELSEtmp<=tmp+1;ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(tmp)——數(shù)碼管顯示數(shù)BEGINIF(clear='0')THENcount<="111111";CASEtmpIS——依次逐個輸出0-5WHEN0=>count<="011111";f_temp<="1111110";--0WHEN1=>count<="101111";f_temp<="0110000";--1WHEN2=>count<="110111";f_temp<="1101101";--2WHEN3=>count<="11