數電組合邏輯電路練習題

數字電子技術自測練習第3章組合邏輯電路

單項選擇題

填空題1數字電子技術第3章組合邏輯電路單項選擇題1、組合邏輯電路在結構上

()。

由門構成且無反饋

A√由門構成可以有反饋

B×含有記憶元件

C×以上均正確

D×分析提示

根據組合邏輯電路任一時刻的輸出信號，僅取決于該時刻的輸入信號，而與輸入信號作用前電路所處的狀態(tài)無關的功能特點，在結構上僅由門構成且沒有反饋。

2數字電子技術第3章組合邏輯電路單項選擇題2、下列對組合邏輯電路特點的敘述中，錯誤的是

()。

×

A電路中不存在輸出端到輸入端的反饋通路√B電路主要由各種門組合而成，還包含存儲信息的記憶元件×

C電路的輸入狀態(tài)確定后，輸出狀態(tài)便唯一地確定下來×

D電路的輸出狀態(tài)不影響輸入狀態(tài)，電路的歷史狀態(tài)不影響輸出狀態(tài)分析提示

組合邏輯電路在結構上，僅由門構成，沒有反饋，沒有存儲元件。

因而在邏輯功能上，當時的輸入信號決定著當時的輸出信號。

3數字電子技術第3章組合邏輯電路單項選擇題3、下列器件中，實現邏輯加法運算的是()。半加器A×全加器

B×加法器

C×或門

D√分析提示

半加器、全加器、加法器等電路，是實現算術加法運算而不是實現邏輯加法運算?；蜷T電路不是實現邏輯加法運算。4數字電子技術第3章組合邏輯電路單項選擇題4、可以有多個輸入信號同時有效的編碼器是()。

二進制編碼器

A×

二─十進制編碼器

B×

優(yōu)先編碼器

C√

8421BCD碼編碼器

D×分析提示

二進制編碼器、二─十進制編碼器（

8421BCD碼編碼器是二─十進制編碼器的一種），其輸入量有約束，任一時刻只允許一個輸入信號有效，只對有效的一個輸入信號進行編碼。即限制輸入方式保證任一時刻只對一個輸入信號進行編碼。優(yōu)先編碼器，輸入量無約束，允許同一時刻有多個輸入信號有效，但只對其中一個優(yōu)先級別高的輸入信號進行編碼。即電路能選擇一個輸入信號進行編碼。5數字電子技術第3章組合邏輯電路單項選擇題5、3線─8線譯碼器74LS138，當控制端使其處于不譯碼狀態(tài)時，各輸出端的狀態(tài)為()。

全為0狀態(tài)

A×全為1狀態(tài)

B√為0為1狀態(tài)都有

C×以上均不對D×分析提示

74LS138是0輸出有效的3線─8線譯碼器，處于不譯碼狀態(tài)時各輸出端應無輸出，即為全為1狀態(tài)

。6數字電子技術第3章組合邏輯電路單項選擇題6、下列不是3線─8線譯碼器74LS138輸出端狀態(tài)的是()。

01011100

A√

10111111B×

11111111

C×

11111110

D×分析提示譯碼工作時，74LS138是0輸出有效的3線─8線譯碼器，每輸入一組代碼，8個輸出端只有1個輸出端為0，其他輸出端為1；處于不譯碼狀態(tài)時各輸出端全為1。7數字電子技術第3章組合邏輯電路單項選擇題7、n位代碼輸入的二進制譯碼器，每輸入一組代碼時，有輸出信號的輸出端個數為

()。

1個

A√

2個B×

n個

C×

2n

個

D×分析提示

二進制譯碼器工作時，將所輸入的一組代碼翻譯成唯一的一個十進制數。因此，每輸入一組代碼僅1個輸出端有輸出信號。8數字電子技術第3章組合邏輯電路單項選擇題8、0輸出有效的

3線─8線譯碼器74LS138，若使輸出

Y3

=0，則輸入量A2A1A0

應為

()。

000

A×

110

B×

011

C√

100

D×分析提示

74LS138譯碼器，處于譯碼工作狀態(tài)時，每個輸出是以輸入

A2、A1、A0為變量構成的最小項再取反，即。若使，則要求，即要求輸入量A2A1A0的取值為011。9數字電子技術第3章組合邏輯電路單項選擇題9、4位二進制譯碼器

，其輸出端個數為()。4個A×

16個B√

8個

C×

10個D×分析提示二進制譯碼器，工作時將輸入變量的全部取值組合都翻譯成十進制數。

4位二進制譯碼器，有4個輸入變量，應譯成24=16個十進制數，即有16個輸出端。10數字電子技術第3章組合邏輯電路單項選擇題10、集成4位二進制數據比較器為最低位芯片時

，級聯輸入端（擴展端）的接法是()。(a>b)=0,(a=b)=0,(a<b)=0A××(a>b)=1,(a=b)=0,(a<b)=0B√(a>b)=0,(a=b)=1,(a<b)=0

C×(a>b)=Ⅹ,(a=b)=Ⅹ,(a<b)=Ⅹ

D分析提示集成4位二進制數據比較器的輸出是由比較輸入、級聯輸入（擴展輸入）共同決定的，級聯輸入是更低位的比較結果（不是數本身）。比較時，高位能確定出大小關系則不看低位，高位相等時由低位決定比較結果。因此，比較器為最低位芯片時級聯輸入端（擴展端）的接法是：

(a>b)=0,(a=b)=1,(a<b)=0

11數字電子技術第3章組合邏輯電路單項選擇題11、4選1數據選擇器，地址輸入量為A1、A0，數據輸入量為D3、D2、

D1、D0,若使輸出Y=D2，則應使地址輸入A1A0=()。

00

A×

01

B×

10

C√

11

D×分析提示

4選1數據選擇器處于工作狀態(tài)時輸出邏輯表達式為：可知，若使，要求。12數字電子技術第3章組合邏輯電路單項選擇題12、

如圖所示的組合邏輯電路，所實現的邏輯功能為()。與非門A×或非門

B×異或門

C×同或門

D√A≥1≥1≥1≥1BF分析提示

由邏輯圖寫出邏輯表達式再簡化變形：輸出、輸入為同或邏輯關系。13數字電子技術第3章組合邏輯電路單項選擇題13、由3線—8線譯碼器芯片74LS138構成的電路如圖所示，其輸出表達式為()。

B

√

A×

C×

D×分析提示

由邏輯圖寫出邏輯表達式：

14數字電子技術第3章組合邏輯電路單項選擇題14、圖示為用3線─8線譯碼器74LS138構成的4路數據分配器，在地址A1、A0的控制下可將數據D分配到F0~F3不同的輸出端。當F0

=D時，A1A0應為()。

00

A√

01B×

10

C×

11

D×Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0

S1S2S374LS138F0

F1F2

F3A1A0D

1

分析提示

輸出F0的表達式為：若使F0=D，A1A0應為00。15數字電子技術第3章組合邏輯電路單項選擇題15、圖示為用4位加法器構成的8421BCD碼監(jiān)視器，當輸入的代碼A3A2A1A0為偽碼1010~1111時，其輸出F

=()。0

A×

1

B√

ⅩC×

無輸出D×A3A2A1A0B3B2B1B074LS283A3A2A1A00110S3S2S1S0COCIF分析提示

A3A2A1A0為偽碼1010~1111時，分別和0110進行算術加法運算，使進位輸出CO=1,即

F=1。1616、一組合邏輯電路的輸出邏輯表達式為

該電路是()。F1

=A

B

C

⊕⊕F2

=AB+AC+BC，

一位半加器

A×一位全加器

B×一位全減器

C√

以上均不對

D×分析提示

列出給定函數的真值表：真值表ABCF1F20000000111010110110110010101001100011111由真值表中變量和函數的取值規(guī)律可知，該電路為一位全減器，F1為本位差數、

F2為向高位的借位數。數字電子技術第3章組合邏輯電路單項選擇題17

C×

B√數字電子技術第3章組合邏輯電路單項選擇題17、由4選1數據選擇器構成的電路如圖所示，其最簡與或表達式為()。×

A

D×A1A0D3D2D1D0Y

F

A

B1

C

1

C

4─1MUX

S分析提示

由邏輯圖寫出輸出邏輯表達式，再進行簡化：18數字電子技術第3章組合邏輯電路單項選擇題18、用下列器件分別設計組合邏輯電路時，需要進行函數化簡的是

()。門電路

A√譯碼器

B×數據選擇器

C×加法器

D×分析提示

用門電路設計組合邏輯電路，所用器件的數量與函數式的繁簡程度有關，函數式越簡單，所用器件數量越少。用譯碼器

、數據選擇器設計組合邏輯電路，只需將函數是轉換成與所用器件的邏輯函數一致的形式。加法器一般只適合于輸出和輸入相差一個常數的邏輯問題的設計。19數字電子技術第3章組合邏輯電路單項選擇題19、某邏輯函數的最簡表達式為，在只提供原變量的條件下，按照該表達式實現的電路共需要的門電路為()。F

=AB+AB

3種類型5個A√

3種類型4個B×

2種類型4個

C×

2種類型3個

D×分析提示

實現邏輯非運算及，需用2個非門；共需3種類型、5個門。實現邏輯與運算及，需用2個與門；實現邏輯或運算，需用1個或門。20數字電子技術第3章組合邏輯電路單項選擇題20、某邏輯函數的最簡表達式為，在只提供原變量的條件下，若用與非門來實現，則共需要雙輸入端與非門電路的個數為()。F

=AB+AB5個A×

4個B√

3個

C×

2個D×分析提示

將給定邏輯函數式變形：共需4個雙輸入端與非門。21數字電子技術第3章組合邏輯電路單項選擇題21、用異或門實現邏輯函數

當只提供原變量時所用異或門得最少數量為

()。F

=A

B

C

⊕⊕，

1個

A×

2個

B×

3個

C√

4個

D×分析提示

異或門只有2個輸入端。將給定邏輯函數式變形：共需3個異或門。22數字電子技術第3章組合邏輯電路單項選擇題22、在設計8421BCD碼的譯碼器時，可以做為無關項在設計中加以利用的偽碼為0000~1111中16種狀態(tài)的()。

前6個A×后6個B√前3個和后3個

C×中間6個D×分析提示

8421BCD碼的取值范圍為0000~1001，是0000~1111中的前10個狀態(tài)。

因此，0000~1111中的后6個狀態(tài)為偽碼。23數字電子技術第3章組合邏輯電路單項選擇題23、4選1數據選擇器的地址輸入為A1、

A0，數據輸入為D0、D1、D2、D3，若用他實現邏輯函數F=A+B，且A、B作地址輸入量，則要求數據輸入端D0D1D2D3為()。

0111A√0001B×

1111

C×

ⅩⅩⅩⅩD×分析提示

將給定邏輯函數式變換成標準與或式，再變換成和數據選擇器表達式一致的形式：可確定出：，，，。24數字電子技術第3章組合邏輯電路單項選擇題24、下列中規(guī)模組合邏輯器件中，能夠將并行數據轉換成串行數據的是

()。數據比較器A×加法器

B×譯碼器

C×數據選擇器

D√分析提示

數據選擇器具有在地址輸入量的控制下，從多個輸入數據中選擇一個做輸出的功能。

當按時序依次選擇一個輸入數據做輸出時，即可實現將并行數據轉換成串行數據。25數字電子技術第3章組合邏輯電路單項選擇題25、若用4選1數據選擇器通過兩級選擇方式構成16選1數據選擇器，所用4選1數據選擇器的個數為()。

4個A×

5個B√

8個

C×

16個D×分析提示

16選1數據選擇器有16個數據輸入端，用4個4選1數據選擇器構成有16個數據輸入端的第一級，再用1個4選1數據選擇器構成對前4個數據選擇器的輸出進行選擇的第二級。共用5個4選1數據選擇器。26數字電子技術第3章組合邏輯電路單項選擇題26、集成4位二進制數據比較器的比較輸入為A3A2A1A0、B3B2B1B0，級聯輸入端（擴展端）接成

(a>b)=0、(a=b)=1、(a<b)=0，當用于比較2個三位二進制數A2A1A0、B2B1B0的大小、相等關系時，應使比較器的A3、B3為()。

A3=B3=0

A×

A3=B3=1

B×

A3=B3=Ⅹ

C√

A3=Ⅹ，B3=Ⅹ

D×分析提示

級聯輸入端（擴展端）接成

(a>b)=0、(a=b)=1、(a<b)=0時，比較結果由比較輸入端決定，比較方式是：高位相等時由低位決定比較結果。27數字電子技術第3章組合邏輯電路單項選擇題27、下列函數中，不存在競爭冒險的是()。

A√

B

×

C×

D×分析提示

無論B、C如何取值，都不出現或。當A=1、B=0

時，0

型冒險。當A=0、C=0

時，0

型冒險。當A=0、B=0

時，0

型冒險。28數字電子技術第3章組合邏輯電路單項選擇題28、下列函數中，存在競爭冒險的是()。

A×

B

×

C×

D全部√分析提示

當A=0、C=1時，0

型冒險。當A=0、C=0

時，0

型冒險。當A=1、C=0

時，0

型冒險。29數字電子技術第3章組合邏輯電路單項選擇題29、當B=C=1時，函數式存在()。

F

=AB+AC

0型冒險

A√

1型冒險B×0型1型冒險都有

C×無競爭冒險D×分析提示

存在0

型冒險。當B=C=1

時,函數式30數字電子技術第3章組合邏輯電路單項選擇題30、中規(guī)模集成組合邏輯電路，其不使用輸出端的接法是()。

接地

A×

接電源

B×懸空

C√

接高電平

D×分析提示輸出端可對外輸出高、低電平信號，若將其接地、接電源、接高電平，將會損壞輸出端。

因此，不使用的輸出端應將其懸空，即什么都不接。31數字電子技術第3章組合邏輯電路填空題1、若一個邏輯電路，其任一時刻的輸出信號僅取決于該時刻取值的組合，而與電路以前的無關，則該邏輯電路稱為組合邏輯電路。參考答案

輸入信號狀態(tài)分析提示

組合邏輯電路在結構上，僅由門構成，沒有反饋，沒有存儲元件。

因而在邏輯功能上，當時的輸入信號決定著當時的輸出信號。

32數字電子技術第3章組合邏輯電路填空題2、實現兩個一位二進制數相加，產生一位和值及一位進位值，但不考慮低位來的進位的加法器稱為；將低位來的進位與兩個一位二進制數一起相加，產生一位和值及一位向高位進位的加法器稱為。參考答案

半加器全加器分析提示

半加器，僅對加數、被加數兩個一位二進制數進行算術加運算，不考慮低位來的進位數；全加器，對加數、被加數及低位來的進位數三個一位二進制數進行算術加運算。33數字電子技術第3章組合邏輯電路填空題3、一個半加器的輸入為Ai、Bi，其和輸出邏輯表達式Si

=，進位輸出邏輯表達式Ci+1

=。參考答案

Si=Ai⊕Bi

Ci+1=AiBi分析提示

Ai

Bi

SiCi+10000011010101101真值表按二進制數逢二進一相加規(guī)律列出半加器的真值表：由真值表寫出邏輯表達式：34數字電子技術第3章組合邏輯電路填空題4、一個全加器，當輸入Ai=1、Bi

=0、Ci=1時，其和輸出Si

=，進位輸出Ci+1

=。參考答案

0

1

分析提示

三個相加的數進行算術加運算：

1+0+1=10本位的和數為0，向高位的進位數為1。35數字電子技術第3章組合邏輯電路填空題5、優(yōu)先編碼器的輸入信號沒有約束，可以同時出現多個有效電平，但只對進行編碼。參考答案

一個優(yōu)先級高的輸入信號

分析提示優(yōu)先編碼器對所有的輸入信號預先設置優(yōu)先級，當同一時刻有多個輸入信號有效時，電路能選擇一個優(yōu)先級別高的輸入信號進行編碼。36數字電子技術第3章組合邏輯電路填空題6、二進制編碼器、二─十進制編碼器、優(yōu)先編碼器中，對輸入信號沒有約束的是。參考答案

優(yōu)先編碼器分析提示任何編碼器都是任一時刻只對一個輸入信號進行編碼。二進制編碼器、二─十進制編碼器在輸入時進行約束限制，只允許一個信號輸入。優(yōu)先編碼器由電路進行選擇，當同一時刻有多個輸入信號有效時，選擇一個優(yōu)先級別高的輸入信號進行編碼。37數字電子技術第3章組合邏輯電路填空題7、一位數據比較器，若A、B為兩個一位數碼的表示變量，當A>B

時輸出

Y

=1，則輸出

Y的表達式為Y

=。參考答案AB

分析提示

ABY000010101110真值表列出真值表：由真值表寫出邏輯表達式：38數字電子技術第3章組合邏輯電路填空題A&=1≥1FBC8、如圖所示的組合邏輯電路，輸出邏輯表達式Y

=。參考答案AB+C

分析提示

由門的運算關系，由輸入端到輸出端逐級寫出邏輯表達式再化簡：

39數字電子技術第3章組合邏輯電路填空題A3A2A1A0B3B2B1B074LS283DCBA

S3S2S1S0COCIWXYZ

+5V9、由4位加法器74LS283構成的組合邏輯電路如圖所示，邏輯功能是。參考答案

將余3碼轉換成8421BCD碼分析提示

4位加法器74LS283的進位輸入CI=0,被加數輸入B3B2B1B0=1101,輸出關系式：

WXYZ=DCBA+1101是余3碼轉換成8421BCD碼的關系式。40數字電子技術第3章組合邏輯電路填空題10、如圖所示的組合邏輯電路，其輸出邏輯表達式F(A,B,C)=∑m

()。參考答案

3，5，6，7Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0