2015年1月自考06169電子電路EDA技術(shù)試題及答案含解析

電子電路技術(shù)年月真題

06169EDA20151

1、【單選題】電子設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展大致分為CAD階段、CAE階段和

FPGA階段

CPLD階段

A:

EDA階段

B:

HDL階段

C:

答D:案：C

解析：電子設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展大致分為CAD階段、CAE階段和EDA階段.

2、【單選題】設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來(lái),并

送入計(jì)算機(jī)的過(guò)程,這是現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)流程的哪個(gè)環(huán)節(jié)?

設(shè)計(jì)準(zhǔn)備

設(shè)計(jì)輸入

A:

設(shè)計(jì)處理

B:

器件編程

C:

答D:案：B

3、【單選題】按照仿真是否考慮硬件電路的延時(shí)信息來(lái)分類,HDL仿真器可以分為功能仿真

器和

VHDL仿真器

編譯型仿真器

A:

解釋型仿真器

B:

時(shí)序仿真器

C:

答D:案：D

解析：按照仿真的電路描述級(jí)別的不同,HDL仿真器可以完成:系統(tǒng)級(jí)仿真,行為級(jí)仿

真,RTL級(jí)仿真,門級(jí)(時(shí)序)仿真。按照仿真是否考慮硬件延時(shí)分類,可以分為:功能

仿真和時(shí)序仿真。仿真器可分為基于元件（邏輯門）仿真器和基于HDL語(yǔ)言的仿真器。

4、【單選題】ISEFoundation提供了兩種測(cè)試激勵(lì)文件的編寫方法,一種是利用HDL編寫,

另一種采用的編寫工具是

TestBench

XST

A:

B:

ECS

HDLEditor

C:

答D:案：A

解析：ISEFoundation提供了兩種測(cè)試激勵(lì)文件的編寫方法,一種是利用HDL編寫,另一種

采用的編寫工具是TestBench。

5、【單選題】設(shè)a=4’b0101,b=4’b1010,按照VerilogHDL語(yǔ)法,執(zhí)行語(yǔ)句assign

C=(a>b)?a:b;則

4’b0001

4’b0010

A:

4’b0101

B:

4’b1010

C:

答D:案：D

6、【單選題】IPCore按照功能方面劃分可分為嵌入式IPCore和

硬IPCore

固IPCore

A:

通用IPCore

B:

DSPIPCore

C:

答D:案：C

7、【單選題】為合理選擇IPCore,應(yīng)主要從三個(gè)方面考慮:IPCore的功能,性能可靠性和

實(shí)現(xiàn)技術(shù)

開發(fā)環(huán)境

A:

設(shè)計(jì)時(shí)間

B:

核的驗(yàn)證結(jié)果

C:

答D:案：A

解析：為合理選擇IPCore,應(yīng)主要從三個(gè)方面考慮:IPCore的功能,性能可靠性和實(shí)現(xiàn)技

術(shù)。

8、【單選題】下面關(guān)于Modelsim的描述,錯(cuò)誤的是

它是MentorGranpics公司開發(fā)的獨(dú)立仿真器

它是唯一的單內(nèi)核支持VHDL和VerilogHDL混合仿真的仿真器

A:

它能夠?qū)Τ绦蜻M(jìn)行調(diào)試,測(cè)試代碼覆蓋率,對(duì)波形進(jìn)行比較

B:

它只能單獨(dú)使用,不能在ISEFoundation中被調(diào)用

C:

D:

答案：D

9、【單選題】在單獨(dú)使用Modelsim時(shí),首先建立工程,添加源文件,然后編譯并導(dǎo)入測(cè)試文件,

執(zhí)行仿真的方式是

時(shí)序仿真

編譯方式

A:

工程方式

B:

基本方式

C:

答D:案：C

解析：在單獨(dú)使用Modelsim時(shí),首先建立工程,添加源文件,然后編譯并導(dǎo)入測(cè)試文件,執(zhí)

行仿真的方式是工程方式。

10、【單選題】可編程邏輯器件從可編程特性分類,被認(rèn)為可實(shí)現(xiàn)無(wú)限次編程的技術(shù)是

紫外線擦除技術(shù)

SRAM配置存儲(chǔ)器技術(shù)

A:

閃速存儲(chǔ)器技術(shù)

B:

熔絲和反熔絲編程技術(shù)

C:

答D:案：B

解析：可編程邏輯器件從可編程特性分類,被認(rèn)為可實(shí)現(xiàn)無(wú)限次編程的技術(shù)是SRAM配置存

儲(chǔ)器技術(shù)。

11、【單選題】基于查找表結(jié)構(gòu)的可編程邏輯器件是

CPLD

FPGA

A:

PAL

B:

GAL

C:

答D:案：B

解析：基于查找表結(jié)構(gòu)的可編程邏輯器件是FPGA。

12、【單選題】FPGA中的嵌入式處理器一般情況下可以使用狀態(tài)機(jī)模式、單片機(jī)模式和

定制嵌入模式

寄存器模式

A:

總線模式

B:

編譯模式

C:

D:

答案：A

13、【單選題】下面哪項(xiàng)是屬于基于EDK的嵌入式設(shè)計(jì)中的硬件設(shè)計(jì)工作范疇?

使用EDK工具進(jìn)行硬、軟核集成

編寫?yīng)毩⒂谄骷腃/C++應(yīng)用程序

A:

根據(jù)EDK對(duì)系統(tǒng)的配置腳本生成對(duì)應(yīng)的HAL庫(kù)

B:

將編譯、鏈接后生成的可執(zhí)行程序下載到目標(biāo)器件,進(jìn)行硬件級(jí)的調(diào)試、測(cè)試和優(yōu)化

C:

答D:案：A

14、【單選題】Aldec公司提供的HDL仿真器是

Analysit

SynplifyPro

A:

ActiveHDL

B:

iMPACT

C:

答D:案：C

15、【單選題】FPGAAdvantage是MentorGraphic公司開發(fā)的

設(shè)計(jì)管理工具

高級(jí)仿真調(diào)試工具

A:

后仿真工具

B:

FPGA全流程工具

C:

答D:案：D

解析：FPGAAdvantage是MentorGraphic公司開發(fā)的FPGA全流程工具。

16、【判斷題】“自底向上”設(shè)計(jì)方法首先是從系統(tǒng)設(shè)計(jì)入手,在頂層進(jìn)行功能劃分和結(jié)構(gòu)

設(shè)計(jì),然后再逐級(jí)設(shè)計(jì)底層結(jié)構(gòu),最后再用EDA工具生成具體的門級(jí)邏輯電路網(wǎng)表。

正確

錯(cuò)誤

A:

答B(yǎng):案：B

解析：改正:此描述是自頂向下的設(shè)計(jì)方法

17、【判斷題】ISEFoundation在綜合工具上還可以內(nèi)嵌MentorGraphic公司、

Synplicity公司的產(chǎn)品,實(shí)現(xiàn)無(wú)縫鏈接。

正確

A:

錯(cuò)誤

答B(yǎng):案：A

18、【判斷題】在一個(gè)完整的功能模塊中,可能同時(shí)存在軟IPCore部和硬IPCore部分,軟

核部分提供某種程度的可調(diào)整性和適應(yīng)性,硬核部分節(jié)省了芯片設(shè)計(jì)時(shí)間。

正確

錯(cuò)誤

A:

答B(yǎng):案：A

19、【判斷題】時(shí)序仿真是直接對(duì)HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模

擬,以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程,仿真過(guò)程不涉及任何具體器件的硬件

特性。

正確

錯(cuò)誤

A:

答B(yǎng):案：B

解析：改正:時(shí)序仿真是在選擇了具體器件并完成布局布線之后的快速時(shí)序檢驗(yàn),可對(duì)設(shè)計(jì)

性能做整體的分析,所以與實(shí)際器件的特性相關(guān)。

20、【問答題】可綜合的VHDL/VerilogHDL轉(zhuǎn)化成硬件電路時(shí),包含了哪三個(gè)過(guò)程?簡(jiǎn)述每

個(gè)過(guò)程實(shí)現(xiàn)的工作。

答案：答:在把可綜合的VHDL/VerilogHDL轉(zhuǎn)化成硬件電路時(shí),包含了三個(gè)過(guò)程:(1)轉(zhuǎn)

化:綜合工具讀入電路系統(tǒng)的HD描述,將其轉(zhuǎn)化為各個(gè)功能單元連接的電路結(jié)構(gòu)的門級(jí)網(wǎng)

表。這是一個(gè)通用電路原理圖形成的過(guò)程,不考慮實(shí)際器件的實(shí)現(xiàn)。(2)優(yōu)化:根據(jù)設(shè)計(jì)

者所施加的時(shí)序、面積等約束條件,針對(duì)實(shí)際實(shí)現(xiàn)的目標(biāo)器件的結(jié)構(gòu)將轉(zhuǎn)化的門級(jí)網(wǎng)表按

一定的算法進(jìn)行邏輯重組的優(yōu)化,并使之滿足約束條件。(3)映射:根據(jù)面積和時(shí)序的約

束條件,綜合工具從目標(biāo)器件的工藝庫(kù)中搜索恰當(dāng)?shù)膯卧獊?lái)構(gòu)成電路。

21、【問答題】簡(jiǎn)述軟核與硬核在應(yīng)用中各自的優(yōu)缺點(diǎn)。

答案：答:硬核與軟核在實(shí)際應(yīng)用中各有其優(yōu)點(diǎn)與缺陷。軟核設(shè)計(jì)比較靈活,可以根據(jù)具體

的需求對(duì)軟核的代碼進(jìn)行改動(dòng),或軟核本身提供許多可以設(shè)置的參數(shù),在應(yīng)用時(shí)比較方便。

應(yīng)用軟核的缺陷是軟核的關(guān)鍵路徑的時(shí)序性能無(wú)保證,最終性能主要取決于使用者采用的

綜合、布局布線和實(shí)現(xiàn)技術(shù),設(shè)計(jì)完后需要重新對(duì)完成設(shè)計(jì)的芯片進(jìn)行功能與時(shí)序驗(yàn)證,而

且其設(shè)計(jì)工作量較大,設(shè)計(jì)實(shí)踐較長(zhǎng)。硬核的實(shí)現(xiàn)比較簡(jiǎn)單,類似于PCB設(shè)計(jì)中IC芯片

的使用。硬核的優(yōu)勢(shì)是IPCore的設(shè)計(jì)在布局布線后經(jīng)過(guò)了詳細(xì)的功能優(yōu)化驗(yàn)證與測(cè)試過(guò)

程,部分IPCore還經(jīng)過(guò)了投片驗(yàn)證與測(cè)試,時(shí)序性能穩(wěn)定,所以硬核的功能有可靠的保證,

其缺點(diǎn)是具有不能修改的結(jié)構(gòu)和布局布線,缺少靈活性。

22、【問答題】在Modelsim中編譯Xilinx器件仿真庫(kù)時(shí),需要添加Simprims、Unisims、

xilinxcorelib三個(gè)庫(kù),簡(jiǎn)述以上三個(gè)庫(kù)函數(shù)編譯后的各自用途。試簡(jiǎn)要寫出在Modelsim仿真

器中編譯仿真庫(kù)的操作步驟。

答案：答:Simprim用于布局布線后的仿真;Unisim用于綜合后的仿真;如果設(shè)計(jì)中調(diào)用了

CoreGen產(chǎn)生的IPCore,則還需要編譯Xilinxcorelib庫(kù)。在ModelSim仿真器中編譯

仿真庫(kù)得操作步驟如下:(1)修改modelsim.ini文件屬性。(2)啟動(dòng)ModelSim仿真工

具。(3)創(chuàng)建仿真庫(kù)。(4)編譯仿真庫(kù)。(5)完成以上步驟后,重新啟動(dòng)ModelSim,在

[Workspace]區(qū)就會(huì)看到新添加的三個(gè)標(biāo)準(zhǔn)庫(kù),Xilinx器件的仿真環(huán)境就建立了。

23、【問答題】簡(jiǎn)述FPGA和CPLD在內(nèi)部互連資源與連線結(jié)構(gòu)上的特點(diǎn)與差異。

答案：答:FPGA它的核心部分是邏輯單元陣列LCA,LCA是由內(nèi)部邏輯塊矩陣和周圍I/O接

口模塊組成。LCA內(nèi)部連線在邏輯塊行列之間,占據(jù)邏輯塊I/O接口模塊之間的通道,可以

由編程開關(guān)以任意方式連接形成邏輯單元之間的連接,每次執(zhí)行相同功能都能給出不同布

線模式,一般無(wú)法確切地預(yù)知線路的時(shí)延。而CPLD是由多個(gè)類似PAL的邏輯塊組成每個(gè)邏

輯塊就相當(dāng)于一個(gè)PAL/GAL器件,邏輯塊之間使用可編程內(nèi)部連線實(shí)現(xiàn)相互連接。

24、【問答題】分析下面的VerilogHDL程序,回答問題。

(1)完成程序填空。(2)如

果輸入信號(hào)值如題27表所示,寫出功能仿真后相應(yīng)的輸出信號(hào)值,完成填表。

答案：答:(1)out2；reg;wire;(2)outl=2’b00;out2=2’b11

25、【問答題】分析下面的VerilogHDL程序,回答問題。

(1)完成程序填空。(2)根

據(jù)題28圖給出的測(cè)試文件波形,畫出輸出信號(hào)的功能仿真波形。

答案：

26、【問答題】根據(jù)題29圖所示原理圖寫出相應(yīng)的VerilogHDL程序。

說(shuō)明:(1)模塊輸入端

口:inl,in2,in3(2)模塊輸出端口:outl,out2。(3)or2是二輸入或門,and2是二輸入

與門。

答案：

27、【問答題】根據(jù)題30圖中所示原理圖寫出相應(yīng)的VerilogHDL程序。

說(shuō)明: