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文檔簡介
內蒙古工業(yè)大學信息工程學院PAGExxxxx信息工程學院實驗報告課程名稱:CPLD/FPGA應用開發(fā)技術實驗名稱:計數(shù)器及時序電路實驗類型:驗證性□綜合性□設計性■實驗室名稱:信息學院機房班級學號姓名:組別:同組人:成績:實驗日期:2010年6月29日預習報告成績:指導教師審核(簽名):年月日預習報告一、實驗目的:1、了解時序電路的VHDL語言設計方法。2、了解同步計數(shù)器的使用方法。3、理解時序電路和同步計數(shù)器加譯碼電路的聯(lián)系,設計任意編碼計數(shù)器。二、實驗設備:1、PC機2、EDA實驗箱(主芯片是ALTERAEPM7128SLC84-15)。三、實驗內容:1、用VHDL語言輸入法設計一個同步四位二進制加法計數(shù)器和六進制同步計數(shù)器。2、用74LS161兩個宏連接成八位二進制同步計數(shù)器。3、用74LS161宏,同時采用清零和置數(shù)法組成六進制和十二進制計數(shù)器。四、實驗步驟:1、采用文本編輯器輸入VHDL語言源程序,或采用原理圖輸入法從MF庫中調用器件74161,生成原理圖,之后建立工程。2、編譯。3、仿真。4、對芯片進行編程。5、根據(jù)管腳分配情況連線。(1)根據(jù)芯片特點,管腳分配時一般將時鐘信號分配給83腳,復位信號分配給1腳。若有使能信號,使能信號分配給84腳。(2)時鐘信號的連接:將實驗板上提供的時鐘與芯片的83腳相連。(3)復位信號的連接:將實驗板上的某按鍵開關輸出與芯片的1腳相連。(4)將計數(shù)器的輸出端分別與LED燈相連。6、按動復位鍵,觀察實驗結果。7、改變輸入時鐘信號的頻率,觀察實驗結果。五、實驗報告要求:1、給出電路的VHDL描述或電路原理圖、仿真結果。2、采用原理圖輸入法進行設計時,說明設計思路。3、說明仿真波形圖中輸入數(shù)據(jù)的給定依據(jù)。4、說明物理連線情況。5、時鐘頻率改變后,實驗結果有何變化。實驗報告成績:指導教師審核(簽名):年月日實驗報告實驗結果分析:用VHDL語言輸入法設計一個同步四位二進制加法計數(shù)器和六進制同步計數(shù)器。四位二進制加法計數(shù)器程序清單:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounter4isport(clk,clr:instd_logic;count:outstd_logic_vector(1downto0));endcounter4;architecturebehaofcounter4issignalcnt:std_logic_vector(1downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="00";elsif(clk='1'andclk'event)thenifcnt="11"thencnt<="00";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;仿真結果:
六進制同步計數(shù)器程序清單:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounter6isport(clk,clr:instd_logic;count:outstd_logic_vector(2downto0));endcounter6;architecturebehaofcounter6issignalcnt:std_logic_vector(2downto0);beginprocess(clk,clr)beginif(clr='0')thencnt<="000";elsif(clk='1'andclk'event)thenifcnt="101"thencnt<="000";elsecnt<=cnt+'1';endif;endif;count<=cnt;endprocess;endbeha;仿真結果:2、用74LS161兩個宏連接成八位二進制同步計數(shù)器。設計思路:采用原理圖輸入方式,由于同步四位二進制計數(shù)器74LS161,因此要實現(xiàn)八位二進制同步計數(shù)器,應該使用兩個74LS161進行有效級聯(lián),使得74LS161(1)(低四位)得進位輸出端CO與74LS161(2)(高四位)的使能端CTp、CTt連接,這樣低四位計數(shù)到1111,下一個上升沿到來,計數(shù)器74LS161(1)進位輸出端為高電平,即計數(shù)器74LS161(2)使能端有效,此時計數(shù)器74LS161(2)開始工作。電路原理圖:仿真結果:3、用74LS161宏,同時采用清零和置數(shù)法組成六進制和十二進制計數(shù)器。設計思路:清零法:要實現(xiàn)六進制計數(shù),計數(shù)器從0000開始計數(shù),計數(shù)到0101后,可利用與非門拾取狀態(tài),并將與非門的輸出送至計數(shù)器的清零端CR(低電平有效),清零端有效計數(shù)器重新開始計時;(對于十二進制原理類似)置數(shù)法:在輸入第N個計數(shù)脈沖CP后,通過控制電路,利用狀態(tài)SN產(chǎn)生一個有效置數(shù)信號,送給置數(shù)端,使計數(shù)器立刻返回到初始的預置數(shù)狀態(tài)SM,即實現(xiàn)了SM~SN-1計數(shù)。也就是說,異步置數(shù)即利用74LS161的置數(shù)端LD(低電平有效),要實現(xiàn)六進制計數(shù),置數(shù)端應該設置為1010,當計數(shù)到1111后,輸出進位端有效,并將信號送至置數(shù)端LD(低電平有效),重新開始計數(shù);(對于是二進制原理類似)清零6進制電路圖原理圖:仿真波形:置數(shù)6進制電路圖原理圖:實驗心得體會做完EDA實驗,我感到受益匪淺。這不僅使我了解了EDA的實驗系統(tǒng),學習了MAX+PLUSⅡ軟件的使用,掌握了基本的電路設計流程、方法以及技巧,更增強了我對EDA設計的興趣。在實驗的過程中,老師又結合實際詳細的教了我們VHDL語言的基本指令及編程方法,教我們熟悉了在PC機上運用MAX+PLUSⅡ軟件和EPLD進行電路設計的設計和仿真過程。之后,老師為我們布置了實驗任務,開始,大家都不會編寫程序,或是編出來的程序有很多錯誤,但是在老師的指導修改下,我們克服了困難,找到了問題所在,改正了錯誤,編出了正確的程序。但在軟件
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