FPGA綜合實驗項目介紹(電子科技大學)課件

電子技術綜合實驗FPGA主要內容5.數(shù)字頻率計綜合設計3.智力搶答器綜合設計4.加速度傳感器的計步器

綜合設計1.數(shù)字跑表綜合設計2.交通燈控制器綜合設計FPGA綜合實驗項目介紹(電子科技大學)3

數(shù)字跑表綜合設計FPGA綜合實驗項目介紹(電子科技大學)4指標1、跑表精度為0.01秒2、跑表計時范圍為：1小時3、設置開始計時/停止計時、復位兩個按鈕4、顯示工作方式：用六位BCD七段數(shù)碼管顯示讀數(shù)。顯示格式：擴展功能：按鍵消抖；選手時間分時顯示

分秒0.01秒FPGA綜合實驗項目介紹(電子科技大學)5系統(tǒng)組成（基本要求）使能控制計數(shù)器石英振蕩器分頻器顯示控制開始/停止按鍵時間顯示復位按鍵FPGA綜合實驗項目介紹(電子科技大學)6系統(tǒng)組成（擴展要求）消抖電路計數(shù)器石英振蕩器分頻器顯示控制開始/復位按鍵時間顯示選手到終點計時存/取按鍵數(shù)據(jù)鎖存數(shù)據(jù)讀取FPGA綜合實驗項目介紹(電子科技大學)7內部模塊計數(shù)器分頻器掃描顯示及譯碼控制開始/停止使能控制清零控制

FPGA綜合實驗項目介紹(電子科技大學)8提供的標準信號是48MHz

輸出二個信號1KHz、100Hz分頻器模塊設計FPGA綜合實驗項目介紹(電子科技大學)9基于計數(shù)器方法實現(xiàn)123

4512

3

4

5

1

2clkinclkout10個主要語句：ifclkin'eventandclkin='1'thenifcnt=5then cnt<=1; clkout<=notclkout; else cnt<=cnt+1; endif;endif;例ifclkin'eventandclkin='1'then ifcnt=10thencnt<=1; elsecnt<=cnt+1; endif; endif; endprocess; clkmid<=conv_std_logic_vector(cnt,4); clkout<=clkmid(3);分頻器實現(xiàn)原理FPGA綜合實驗項目介紹(電子科技大學)10計數(shù)器單級計數(shù)器計數(shù)器級聯(lián)后模塊設計FPGA綜合實驗項目介紹(電子科技大學)11級聯(lián)方式：同步級聯(lián)和異步級聯(lián)同步級聯(lián)原理圖：FPGA綜合實驗項目介紹(電子科技大學)12異步級聯(lián)原理圖：FPGA綜合實驗項目介紹(電子科技大學)13模塊設計譯碼顯示控制8位數(shù)碼管采用動態(tài)掃描方式數(shù)碼管為共陽數(shù)碼管GFPGA綜合實驗項目介紹(電子科技大學)數(shù)碼管工作原理FPGA綜合實驗項目介紹(電子科技大學)15顯示原理掃描計數(shù)CLK數(shù)據(jù)選擇SEL(2:0)MH(3:0)ML(3:0)SH(3:0)SL(3:0)DS(3:0)CS(3:0)七段譯碼器SIG(3:0)SEG(6:0)GFPGA綜合實驗項目介紹(電子科技大學)

交通燈控制器綜合設計

FPGA綜合實驗項目介紹(電子科技大學)設計一個十字路口的交通燈控制電路；東西方向車道和南北方向車道兩條交叉道路上的車輛交替運行，每次通行時間都設為45秒，時間可設置修改；在綠燈轉為紅燈時，要求黃燈先亮5秒鐘，才能變換運行車道；黃燈亮時，要求每秒閃亮一次；每一種燈亮的時間用數(shù)碼管進行顯示（采用倒計時法顯示）。功能要求FPGA綜合實驗項目介紹(電子科技大學)系統(tǒng)組成分頻器到計時計數(shù)器信號燈轉換器東西方向信號燈南北方向信號燈FPGA綜合實驗項目介紹(電子科技大學)狀態(tài)圖FPGA綜合實驗項目介紹(電子科技大學)真值表FPGA綜合實驗項目介紹(電子科技大學)分頻電路設計計數(shù)器設計狀態(tài)轉換器設計時間顯示器設計內部模塊FPGA綜合實驗項目介紹(電子科技大學)22

智力搶答器綜合設計FPGA綜合實驗項目介紹(電子科技大學)23編號為1-6的選手在規(guī)定的時間內（10秒）按鍵搶答；搶中編號鎖定顯示，其他無效；主持按鍵控制清零和開始；選手搶中后在規(guī)定的時間內（30秒）答提;具有報警提示功能，分別提示搶答開始，有人搶答，搶答時間到，答題時間到。報警延時學號+500，單位ms；基本功能FPGA綜合實驗項目介紹(電子科技大學)24模塊組成

編碼鎖存器搶答定時器答題定時器報警延遲器多路選擇器掃描控制器FPGA綜合實驗項目介紹(電子科技大學)25可編程實現(xiàn)原理框圖主持按鍵時鐘選手按鍵編碼鎖存器搶答定時器顯示輸出報警器報警輸出答題定時器掃描控制器多路選擇器掃描輸出FPGA綜合實驗項目介紹(電子科技大學)26模塊設計編碼鎖存器

開始信號低電平有效選手按鍵為負觸發(fā)選手編碼輸出為七段顯示數(shù)碼信號，共陽管。FPGA綜合實驗項目介紹(電子科技大學)27編碼鎖存器內部流程1START搶答時間到編碼器XS(5:0)鎖存器Q_ZQ(6:0)S(6:0)QZ選手輸入開始與清零搶中信號SJD_QD搶中選手號碼選手號碼FPGA綜合實驗項目介紹(電子科技大學)28編碼鎖存器內部流程2START時間到鎖存編碼XS(5:0)S(6:0)Q_Z選手輸入開始與清零搶中信號SJD_QD搶中選手號碼或FPGA綜合實驗項目介紹(電子科技大學)29模塊設計搶答定時器

開始信號低電平有效系統(tǒng)時鐘48MHz

計時5秒，輸出數(shù)據(jù)數(shù)碼管顯示（共陽）FPGA綜合實驗項目介紹(電子科技大學)30搶答定時器內部流程分頻器CLK倒計數(shù)器1HzQ(4—0)STARTQZSJD_QD時間到主持人搶中時間數(shù)據(jù)48MHz七段譯碼器DOUT(6:0)FPGA綜合實驗項目介紹(電子科技大學)31模塊設計答題定時器

模塊計時啟動信號QZ，來自編碼鎖存的搶中信號系統(tǒng)時鐘48MHz

計時10秒，輸出數(shù)據(jù)數(shù)碼管顯示（共陽）FPGA綜合實驗項目介紹(電子科技大學)32答提定時器內部流程分頻器CLK倒計數(shù)器1HzQ(9—0)QZSJD_DT時間到搶中時間數(shù)據(jù)48MHz七段譯碼器SOUT(6:0)FPGA綜合實驗項目介紹(電子科技大學)33模塊設計報警延遲器

系統(tǒng)時鐘48MHz

報警源：start，qz，sjd_qd，sjd_dt。報警輸出qz，每個源觸發(fā)低電平有效，持續(xù)200msFPGA綜合實驗項目介紹(電子科技大學)34報警觸發(fā)STARTQZ搶中SJD_QD搶答時間到B_J報警輸出開始延遲計時器SJD_DT答題時間到CLK系統(tǒng)時鐘48MHZBJ報警延遲器內部流程1FPGA綜合實驗項目介紹(電子科技大學)35報警延遲器內部流程2或與門報警輸出BJQZSTART觸發(fā)計數(shù)延時1SJD_QDSJD_DTBJ1BJ2BJ3BJ4觸發(fā)計數(shù)延時2觸發(fā)計數(shù)延時3觸發(fā)計數(shù)延時4CLKFPGA綜合實驗項目介紹(電子科技大學)36模塊設計多路選擇器

數(shù)據(jù)輸入：搶中選手號碼，搶答計時，答題計時，三個數(shù)據(jù)均是七段碼信號。選擇控制：來自掃描輸出的兩位信號。數(shù)據(jù)輸出：數(shù)碼管七位信號FPGA綜合實驗項目介紹(電子科技大學)37模塊設計掃描控制器

系統(tǒng)時鐘48MHz

輸出掃描頻率控制在1KHZ—100KHZ左右。FPGA綜合實驗項目介紹(電子科技大學)38掃描模塊內部流程分頻器CLK模8計數(shù)器48KHzS(2:0)48MHzCLK_1000FPGA綜合實驗項目介紹(電子科技大學)39系統(tǒng)圖FPGA綜合實驗項目介紹(電子科技大學)

加速度傳感器計步器綜合設計

FPGA綜合實驗項目介紹(電子科技大學)（1）運用加速度傳感器、放大電路以及基于555定時器的脈沖整形電路的相關原理，設計一個能夠檢測步頻加速信號，并將步頻加速信號轉換成脈沖信號的步頻脈沖產生電路。（2）在步頻脈沖產生電路基礎之上，設計基于FPGA的數(shù)字系統(tǒng)，完成對步頻脈沖信號的計數(shù)及掃描顯示。（3）傳感電路輸出脈沖高電平3V±0.5V。（4）步頻計數(shù)范圍0—99循環(huán)計數(shù)，用兩個數(shù)碼管掃描顯示。任務與指標FPGA綜合實驗項目介紹(電子科技大學)系統(tǒng)組成

傳感電路（硬件）+計步器電路（HDL)FPGA綜合實驗項目介紹(電子科技大學)加速度傳感電路硬件設計原理圖FPGA綜合實驗項目介紹(電子科技大學)加速度傳感電路硬件設計PCB圖FPGA綜合實驗項目介紹(電子科技大學)加速度傳感電路硬件設計元器件清單FPGA綜合實驗項目介紹(電子科技大學)

加速度傳感電路硬件設計調試波形FPGA綜合實驗項目介紹(電子科技大學)計步器功能FPGA程序設計系統(tǒng)模塊組成FPGA綜合實驗項目介紹(電子科技大學)系統(tǒng)聯(lián)合調試FPGA綜合實驗項目介紹(電子科技大學)49

數(shù)字頻率計綜合設計FPGA綜合實驗項目介紹(電子科技大學)功能指標1、被測輸入信號：方波2、測試頻率范圍為：10Hz～100MHz3、量程分為三檔：第一檔：閘門時間為1S時，最大讀數(shù)為999.999KHz第二檔：閘門時間為0.1S時，最大讀數(shù)為9999.99KHz第三檔：閘門時間為0.01S時，最大讀數(shù)為99999.9KHz4、顯示工作方式：a、用六位BCD七段數(shù)碼管顯示讀數(shù)。b、采用記憶顯示方法c、實現(xiàn)對高位無意義零的消隱。FPGA綜合實驗項目介紹(電子科技大學)51頻率的概念頻率測量方法設計方框圖模塊設計設計分析FPGA綜合實驗項目介紹(電子科技大學)52頻率的概念

所謂“頻率”，就是周期性信號在單位時間(1秒)內變化的次數(shù)。若在一定的時間間隔T內計數(shù)，計得某周期性信號的重復變化次數(shù)為N，則該信號的頻率可表達為：

f=N/TTtFPGA綜合實驗項目介紹(電子科技大學)53頻率測量方法直接測量法

被測信號輸入閘門計數(shù)器放大整形時基信號發(fā)生器門控電路②①③④⑤①②③④⑤TFPGA綜合實驗項目介紹(電子科技大學)54其中稱為±1誤差稱為標準頻率誤差直接測量法誤差FPGA綜合實驗項目介紹(電子科技大學)55周期測量法

頻率測量方法TCFPGA綜合實驗項目介紹(電子科技大學)56周期測量法誤差其中稱為±1誤差稱為標準頻率誤差FPGA綜合實驗項目介紹(電子科技大學)57被測信號輸入設計方框圖閘門計數(shù)器放大整形門控電路石英振蕩器鎖存器分頻器閘門選擇掃描顯示控制子系統(tǒng)(顯示譯碼掃描控制)閘門選擇開關GateOver被測頻率顯示GATECLEARLATCHFPGA綜合實驗項目介紹(電子科技大學)58FINGATELATCHCLEAR1秒測頻時序關系FPGA綜合實驗項目介紹(電子科技大學)59分頻器的功能是產生所需閘門控制信號及掃描時鐘信號

提供的標準信號是48MHz

輸出四個信號1Hz，10Hz，100Hz，1KHz分頻器模塊設計FPGA綜合實驗項目介紹(電子科技大學)60閘門選擇器實現(xiàn)對輸入的幾個閘門信號的手動選擇輸出被選中的閘門信號以及小數(shù)點的控制信號DP1，DP2，DP3模塊設計主要語句示例：ifse1='1'andse10=‘0’andse100=‘0’then fref<=f1hz; dp1<='0';dp2<=‘1';dp1<=‘1';FPGA綜合實驗項目介紹(電子科技大學)61測頻控制器

控制整個頻率計各模塊的工作時序產生閘門信號Gate，鎖存信號Latch以及清零信號Reset模塊設計主要語句示例：

ifrising_edge(Bsignal)thenG1<=notG1;endif;iffalling_edge(bsignal)then G2<=notG1;endif;gate<=G1; latch<=G2;FPGA綜合實驗項目介紹(電子科技大學)62頻率計數(shù)器單級計數(shù)器（十進制）計數(shù)器級聯(lián)后模塊設計FPGA綜合實驗項目介紹(電子科技大學)63級聯(lián)方式：同步級聯(lián)和異步級聯(lián)同步級聯(lián)原理圖：FPGA綜合實驗項目介紹(電子科技大學)6