有源器件的選型

第一層有源器件的選型和印制板設(shè)計(jì)翟麗北京理工大學(xué)電動(dòng)車輛工程技術(shù)中心

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在進(jìn)行電磁兼容設(shè)計(jì)時(shí)，可根據(jù)所采取的措施在實(shí)現(xiàn)電磁兼容時(shí)的重要性，分層依次進(jìn)行設(shè)計(jì)。第一層為有源器件的選型和印制板設(shè)計(jì)。第二層為接地設(shè)計(jì)。第三層為屏蔽設(shè)計(jì)。第四層為濾波設(shè)計(jì)和瞬態(tài)騷擾抑制.并且在每一層進(jìn)行接地、屏蔽和濾波的綜合設(shè)計(jì)和軟件抗騷擾。這稱為“分層與綜合設(shè)計(jì)法〞。電磁兼容設(shè)計(jì)的方法產(chǎn)品EMC設(shè)計(jì),需要在不同級(jí)別上實(shí)現(xiàn).包括:元器件,部件級(jí),PCB級(jí),模塊級(jí),產(chǎn)品級(jí),集成系統(tǒng)級(jí).解決元器件,部件級(jí),PCB級(jí)的EMC問(wèn)題,終究比解決模塊級(jí),產(chǎn)品級(jí),集成系統(tǒng)級(jí)更容易,更有效,本錢更低.

在電子設(shè)備或系統(tǒng)的EMC設(shè)計(jì)中,關(guān)鍵是有源器件的正確選型和印制電路板(PCB)設(shè)計(jì)。

它是分層與綜合設(shè)計(jì)法的第一層。越接近EMI源和敏感源,實(shí)現(xiàn)EMC所需本錢就越低,效果越好.芯片是主要的EMI源和敏感源,深入了解這個(gè)機(jī)理,掌握芯片的封裝類型,偏置電壓和工藝技術(shù),準(zhǔn)確選擇芯片,是EMC設(shè)計(jì)的首要步驟.

一、有源器件的敏感度特性與發(fā)射特性

1.電磁敏感度特性

模擬器件的靈敏度和帶寬是評(píng)價(jià)電磁敏感度特性最重要的參數(shù)，靈敏度越高，帶寬越大，抗擾度越差模擬器件:帶內(nèi)敏感度特性取決于靈敏度和帶寬;

帶外敏感度特性用帶外抑制特性表示.邏輯器件:帶內(nèi)敏感度特性取決于噪聲容限或噪聲抗擾度;噪聲容限即疊加在輸入信號(hào)上的噪聲最大允許值，

帶外敏感度特性用帶外抑制特性表示.噪聲抗擾度為：各種邏輯器件族單個(gè)門的典型特性集成電路電磁兼容試驗(yàn)標(biāo)準(zhǔn):

IEC61967集成電路電磁發(fā)射

IEC62132集成電路電磁抗擾度

IEC62132標(biāo)準(zhǔn)：集成電路電磁抗擾度

包括以下5局部：

1，

通用條件和定義；

2，輻射抗擾度測(cè)量方法--橫電磁波室法〔TEMCell〕；

3，傳導(dǎo)抗擾度測(cè)量方法--電流注入法〔BCI〕；

4，傳導(dǎo)抗擾度測(cè)量方法--直接鼓勵(lì)注入法〔DPI〕；

5，傳導(dǎo)抗擾度測(cè)量方法--WFC〔WorkbenchFaradayCage〕法。

2.電磁發(fā)射特性

電子噪聲主要來(lái)自設(shè)備內(nèi)部的元器件。

包括熱噪聲、散彈噪聲、1/f噪聲和天線噪聲等

邏輯器件的電磁騷擾發(fā)射包括傳導(dǎo)騷擾和輻射騷擾*傳導(dǎo)騷擾可通過(guò)電源線、信號(hào)線、接地線等金屬導(dǎo)線傳輸；*輻射騷擾可由器件輻射或通過(guò)充當(dāng)天線的互連線進(jìn)行輻射。

輻射發(fā)射與f2成正比,傳導(dǎo)發(fā)射與f成正比.但凡有騷擾電流經(jīng)過(guò)的導(dǎo)線都會(huì)產(chǎn)生輻射發(fā)射

邏輯器件是一種騷擾發(fā)射較強(qiáng)的最常見(jiàn)的寬帶騷擾源.器件翻轉(zhuǎn)時(shí)間tr越短，對(duì)應(yīng)邏輯脈沖所占頻譜越寬。

BW=1/tr實(shí)際輻射頻率范圍可能到達(dá)BW的十倍以上.在保證電路性能要求的前提下,應(yīng)盡量選用tr長(zhǎng),功耗低,集成度高的邏輯器件.二、△I噪聲電流和瞬態(tài)負(fù)載電流是傳導(dǎo)騷擾和輻射騷擾的初始源1.△I噪聲電流的產(chǎn)生和危害當(dāng)數(shù)字集成電路在加電工作時(shí)，它內(nèi)部的門電路將會(huì)發(fā)生“0〞和“1〞的變換。在變換的過(guò)程中，該門電路中的晶體管將發(fā)生導(dǎo)通和截止?fàn)顟B(tài)的轉(zhuǎn)換，會(huì)有電流從所接電源流入門電路，或從門電路流入地線，這個(gè)變化的電流就是△I噪聲的初始源，亦稱為△I噪聲電流。由于電源線和地線存在一定的引線電感，電流的變化將通過(guò)感阻抗引起尖峰電壓，并引發(fā)其電流電壓的波動(dòng)，這個(gè)電源電壓的變化就是△I噪聲電壓，會(huì)引起誤操作.△I噪聲電壓和△I噪聲電流會(huì)產(chǎn)生電場(chǎng)和磁場(chǎng),其最高頻率就是發(fā)射帶寬.所以,引線電感是產(chǎn)生傳導(dǎo)騷擾和輻射騷擾的根源。1、ΔI噪聲電流

在導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)轉(zhuǎn)換期間(tr期間),會(huì)有大的電流涌動(dòng)從電源流入門電路,或由門電路流入地線.使電源線或地線上的電流發(fā)生瞬變,這個(gè)瞬變電流即ΔI噪聲電流。

設(shè)：△I=4mA，tr=2ns,L=500nH(p47)那么：13CS24LVcc噪聲電壓不僅引起了傳導(dǎo)和輻射發(fā)射，還造成電路的誤動(dòng)作，要想減少噪聲電壓的幅度，需要減小地線電感。設(shè)驅(qū)動(dòng)線對(duì)地電容與驅(qū)動(dòng)門輸入電容之和為Cs，平時(shí)被充電，其值為電源電壓。門1由高電位翻轉(zhuǎn)為低電位時(shí)，放電電流即：當(dāng)?shù)湫洼敵龇D(zhuǎn)電壓為3.5V，翻轉(zhuǎn)時(shí)間為3ns時(shí)，設(shè)單面板上驅(qū)動(dòng)線長(zhǎng)度為5cm，門電路共5個(gè)端口，每個(gè)端口輸入電容為5×10-12f/門，那么瞬態(tài)負(fù)載電流為：IL=〔5cm×0.3pF/cm+5×5pF/門〕×3.5V/3ns=30mA3.瞬態(tài)負(fù)載電流IL與△I噪聲電流的復(fù)合2.瞬態(tài)負(fù)載電流很高的開(kāi)關(guān)速度和存在引線電感及驅(qū)動(dòng)線對(duì)地電容，產(chǎn)生很高的瞬態(tài)電壓和電流，它們是傳導(dǎo)騷擾和輻射騷擾的初始源?？朔椒ǎ簻p小電感、電容、噪聲電流、翻轉(zhuǎn)電壓，增加dt；應(yīng)優(yōu)選多層板，盡可能減小引線電感；減小驅(qū)動(dòng)線對(duì)地分布電容和驅(qū)動(dòng)門輸入電容；正確選擇信號(hào)參數(shù)和脈沖參數(shù)；安裝去耦電容，是抑制噪聲電流的一種方法。三、去耦電容對(duì)△I噪聲電流的抑制作用

選擇安裝去耦電容可提供一個(gè)動(dòng)態(tài)電流源,以補(bǔ)償邏輯器件工作時(shí)所產(chǎn)生的△I噪聲電流,防止造成電源電壓和地電位的波動(dòng)。將去耦電容安裝在芯片封裝內(nèi)可以有效控制EMI并提高信號(hào)完整性。

電容可分為去耦電容、旁路電容和容納電容三類。去耦電容用來(lái)濾除高速器件在電源板上引起的騷擾電流，為器件提供一個(gè)局域化的直流，還能減低印制電路中的電流沖擊的峰值。旁路電容能消除印制板上的高頻輻射噪聲,又稱為整體去耦電容.一般為去耦電容量的10倍以上.容納電容那么配合去耦電容濾除△I噪聲。a)去耦電容的典型位置b)推薦的去耦電容的位置去耦電容的位置去耦電容抑制作用的破壞

當(dāng)CMOS器件工作于較低速率時(shí)，△I噪聲電流的能量主要集中于較低頻率，CMOS器件工作速率提高以后，△I噪聲的能量也向高頻擴(kuò)展。

當(dāng)f>100MHz后,去耦電容的引線電感與去耦電容發(fā)生諧振,在高于諧振頻率的范圍等效為電感,極大地增大了電路中電源線地線系統(tǒng)的阻抗嚴(yán)重破壞了去耦電容對(duì)△I噪聲的抑制作用。因此,去耦電容的應(yīng)用存在局限性.

當(dāng)f>100MHz后,應(yīng)采用電源完整性方法.四、掌握IC設(shè)計(jì)和封裝特性抑制EMIIC封裝也是產(chǎn)生電磁騷擾的原因之一.IC封裝包括芯片,內(nèi)部PCB以及焊盤.直接影響IC封裝的電容和電感.目前,BGA(球柵陣列封裝)具有最小的電容和電感.EMI可抑制到最小.隨著全球IC技術(shù)的開(kāi)展,封裝已進(jìn)步到CSP(ChipSizePackage),已做到裸芯片有多大,封裝就多大.

封裝是指安裝半導(dǎo)體集成電路芯片用的外殼,它不僅起著安放,固定,密封,保護(hù)芯片和增強(qiáng)電熱性能的作用,而且還是溝通芯片內(nèi)部世界與外部電路的橋梁--芯片上的接點(diǎn)用導(dǎo)線連接到封裝外殼的引腳上,這些引腳又通過(guò)印制板上的導(dǎo)線與其它器件建立連接.衡量一個(gè)芯片封裝技術(shù)先進(jìn)與否的重要指標(biāo)是芯片面積與封裝面積之比,這個(gè)比值越接近1越好.封裝技術(shù)已經(jīng)歷了好幾代的變遷:一,DIP(DualIn-linePackage)封裝:70年代流行的雙列直插封裝,其芯片面積/封裝面積=1:8.6,離1相差很遠(yuǎn),說(shuō)明封裝效率很低.二,芯片載體封裝:80年代出現(xiàn)了芯片載體封裝,有陶瓷無(wú)引線芯片載體LCCC(LeadlessCeramicChipCarrier),塑料有引線芯片載體PLCC(PlasticLeadedChipCarrier),小尺寸封裝SOP(SmallOutlinePackage),塑料四邊引出扁平封裝PQFP(PlasticQuadFlatPackage).芯片面積/封裝面積=1:7.8

一〕、雙列直插封裝-DIP

(Dual

In-line

Package)

[特點(diǎn)]

常見(jiàn)封裝方法，可以插入插座中(易于測(cè)試)，也可永久焊接到印刷電路板的小孔上。70年代流行，有多層或單層陶瓷材料。芯片面積與封裝面積的比值較小。

[圖示]

[其他]

SDIP

(Shrink

DIP)

緊縮式雙列直插封裝，比常規(guī)DIP針腳密度高

PDIP

(Plastics

DIP)

塑料雙列直插封裝,兩管腳間距比常規(guī)小，俗稱廋型DIP二).芯片載體封裝為適應(yīng)SMT高密度的需要，集成電路的引線由兩側(cè)開(kāi)展到四側(cè)，這種在封裝主體四側(cè)都有引線的形式稱為芯片載體,通常有塑料及陶瓷封裝兩大類。(1)塑料有引線封裝〔PlasticLeadedChipCarrier〕(簡(jiǎn)稱:PLCC)引線形狀：J型引線間距：1.27mm引線數(shù)：18-84條(2)陶瓷無(wú)引線封裝〔LeadlessCeramicChipCarrier〕(簡(jiǎn)稱:LCCC)它的特點(diǎn)是：無(wú)引線引出端是陶瓷外殼四側(cè)的鍍金凹槽(常被稱作：城堡式)，凹槽的中心距有1.0mm、1.27mm兩種。3.方型扁平封裝〔QuadFlatPackage〕它是專為小引線距〔又稱細(xì)間距〕外表安裝集成電路而研制的。引線形狀：帶有翼型引線的稱為QFP；帶有J型引線的稱為QFJ。引線間距：0.65mm、0.5mm、0.4mm、0.3mm、0.25mm。引線數(shù)范圍：80—500條。

三).BGA封裝90年代隨著集成技術(shù)的進(jìn)步和深亞微米技術(shù)的使用,LSI,VLSI,ULSI相繼出現(xiàn),芯片集成度不斷提高,對(duì)封裝要求更加嚴(yán)格,I/O引腳數(shù)急劇增加,功耗也隨之增大.為滿足開(kāi)展的需要,在原有封裝品種根底上,又增添了新的品種--球柵陣列封裝簡(jiǎn)稱BGA(BallGridArrayPackage).成為CPU南北橋等VLSI芯片的高密度,高性能,多功能及高I/O引腳封裝的最正確選擇.芯片面積/封裝面積的比為1:4四).面向未來(lái)的新的封裝技術(shù)

BGA封裝比QFP先進(jìn)更比PGA好但它的芯片面積/封裝面積的比值仍很低.1994年9月誕生了一種新的封裝形式命名為芯片尺寸封裝,簡(jiǎn)稱CSP(ChipSizePackage或ChipScalePackage),芯片面積/封裝面積=1:1.1.也就是說(shuō),單個(gè)芯片有多大,封裝尺寸就有多大。4.球柵陣列封裝(BallGridArray)(簡(jiǎn)稱:BGA)

集成電路的引線從封裝主體的四側(cè)又?jǐn)U展到整個(gè)平面，有效地解決了QFP的引線間距縮小到極限的問(wèn)題，被稱為新型的封裝技術(shù)。

5.裸芯片組裝隨著組裝密度和IC的集成度的不斷提高，為適應(yīng)這種趨勢(shì)，IC的裸芯片組裝形式應(yīng)運(yùn)而生，并得到廣泛應(yīng)用。它是將大規(guī)模集成電路的芯片直接焊接在電路基板上，焊接方法有以下幾種。板載芯片(簡(jiǎn)稱:COB)COB是將裸芯片直接粘在電路基板上，用引線鍵合到達(dá)芯片與SMB的連接，然后用灌封材料包封，這種形式主要用在消費(fèi)類電子產(chǎn)品中。當(dāng)前,電子產(chǎn)品正朝著便攜式、小型化、網(wǎng)絡(luò)化和多媒體化方向開(kāi)展，單位體積信息的提高(高密度)和單位時(shí)間處理速度的提高(高速化)成為促進(jìn)微電子封裝技術(shù)開(kāi)展的重要因素。在小型化方面，規(guī)格尺寸從3216→2125→1608→1005開(kāi)展，目前最新出現(xiàn)的是0603(長(zhǎng)0.6mm，寬0.3mm)，體積縮小為原來(lái)的0.88%.。集成化的元件可使Si效率(芯片面積/基板面積)到達(dá)80%以上.微組裝技術(shù)是90年代以來(lái)在半導(dǎo)體集成電路技術(shù)、混合集成電路技術(shù)和外表組裝技術(shù)(SMT)的根底上,形成的高密度、高速度、高可靠的三維立體機(jī)構(gòu)的高級(jí)微電子組件技術(shù)。多芯片組件(MCM)就是當(dāng)前微組裝技術(shù)的代表產(chǎn)品。它將多個(gè)集成電路芯片和其他片式元器件組裝在一塊高密度多層互連基板上，然后封裝