第二章 CPU通用引腳

2.38086CPU引腳及功能

8086是16位CPU。它采用高性能的N—溝道，耗盡型負(fù)載的硅柵工藝(HMOS)制造。由于受當(dāng)時(shí)制造工藝的限制，部分管腳采用了分時(shí)復(fù)用的方式，構(gòu)成了40條管腳的雙列直插式封裝2.3.1時(shí)序概述時(shí)鐘：時(shí)鐘脈沖發(fā)生器產(chǎn)生具有一定頻率和占空比的脈沖信號(hào)主頻：時(shí)鐘的頻率時(shí)鐘周期：主頻的倒數(shù)，是CPU的基本時(shí)間計(jì)量單位，或稱(chēng)為T(mén)狀態(tài)。8086主頻為5MHz，則一個(gè)時(shí)鐘周期為200ns總線周期：CPU通過(guò)總線對(duì)微處理器外部（存儲(chǔ)器或I/O接口）進(jìn)行一次訪問(wèn)所需時(shí)間稱(chēng)為一個(gè)總線周期。一個(gè)最基本的總線周期由4個(gè)時(shí)鐘周期組成T1T2T3T4T1狀態(tài)：CPU往多路復(fù)用總線上發(fā)送地址信息，選中所要尋址的存儲(chǔ)單元或I/O端口地址。

T2狀態(tài)：CPU從總線上撤銷(xiāo)地址，并使總線的低16位浮置成高阻狀態(tài)，為傳送數(shù)據(jù)做準(zhǔn)備。T3狀態(tài)：總線的高4位繼續(xù)提供狀態(tài)信息，低16位將出現(xiàn)由CPU寫(xiě)出的數(shù)據(jù)，或CPU從存儲(chǔ)器或者外設(shè)端口讀入的數(shù)據(jù)。等待狀態(tài)：有些情況下，I/O或M不能及時(shí)配合CPU傳送數(shù)據(jù)，在T3狀態(tài)啟動(dòng)之前它會(huì)通過(guò)READY引腳向CPU發(fā)出一個(gè)“未準(zhǔn)備好”信號(hào)。CPU在T3狀態(tài)之后自動(dòng)插入若干個(gè)時(shí)鐘周期Tw，直至CPU接收到“準(zhǔn)備好”信號(hào)，自動(dòng)脫離Tw狀態(tài)進(jìn)入T4。

T4狀態(tài)：總線周期結(jié)束?？臻e周期Ti：兩個(gè)總線周期之間，若干個(gè)時(shí)鐘周期。2.3.28086的兩種工作工作模式最小模式：系統(tǒng)中只有8086一個(gè)處理器，所有的控制信號(hào)都是由8086CPU產(chǎn)生(MN/MX=1)。最大模式：系統(tǒng)中可包含一個(gè)以上的處理器，比如包含協(xié)處理器8087。在系統(tǒng)規(guī)模比較大的情況下，系統(tǒng)控制信號(hào)不是由8086直接產(chǎn)生，而是通過(guò)與8086配套的8288總線控制器等形成(MN/MX=0)。2.3.3CPU引腳（1）

AD15～AD0(AddressDataBus)地址/數(shù)據(jù)復(fù)用總線：傳送地址時(shí)：?jiǎn)蜗颍龖B(tài)輸出傳送數(shù)據(jù)時(shí)：雙向，三態(tài)輸入輸出T1狀態(tài)：輸出M或I/O端口地址信號(hào)；T2狀態(tài)：高阻狀態(tài)，為傳輸數(shù)據(jù)做準(zhǔn)備；T3狀態(tài)：與M或I/O間傳輸數(shù)據(jù)；T4狀態(tài)：總線周期結(jié)束。（2）

A19/S6～A16/S3

(Address/Status)：地址/狀態(tài)總線：

在總周期的T1狀態(tài)A19/S6～A16/S3上是地址的高4位。在T2～T4狀態(tài)，A19/S6～A16/S3上輸出狀態(tài)信息。T1狀態(tài)時(shí)輸出的A19

～A16送到鎖存器（8282）鎖存，與AD15～AD0組成20位的地址信號(hào)；S6為0，8086當(dāng)前與總線相連。S5表明中斷允許標(biāo)志位IF的當(dāng)前設(shè)置。S4和S3指示當(dāng)前正在使用哪個(gè)段寄存器。S4S3當(dāng)前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器11DS（3）BHE/S7

(BusHighEnable/Status)：

BHE/S7：高8位數(shù)據(jù)總線允許/狀態(tài)復(fù)用，三態(tài)，輸出在總線周期的T1狀態(tài)BHE有效，表示數(shù)據(jù)線上高8位數(shù)據(jù)有效，該引腳和A0

配合表示當(dāng)前16位數(shù)據(jù)總線上的狀態(tài)。S7在T2～T4時(shí)輸出狀態(tài)信息，S7在8086中未定義，暫作備用狀態(tài)信號(hào)線。（4）RD(Read)讀信號(hào)，三態(tài)輸出，低電平有效

RD=0時(shí)，CPU將執(zhí)行對(duì)M/IO端口的讀操作。對(duì)M或I/O端口讀取數(shù)據(jù)，由M/IO信號(hào)控制在一個(gè)讀操作總線周期中，RD在T2T3Tw狀態(tài)均為低電平，保證CPU讀有效。（4）READY

準(zhǔn)備就緒信號(hào)。由外部輸入，高電平有效，

READY=1，表示CPU訪問(wèn)的存儲(chǔ)器或I／O端口己準(zhǔn)備好傳送數(shù)據(jù)。當(dāng)READY=0無(wú)效時(shí)，表示CPU訪問(wèn)的存儲(chǔ)器或I／O端口尚未準(zhǔn)備好傳送數(shù)據(jù)，要求CPU在T3狀態(tài)后插入一個(gè)或多個(gè)等待周期Tw，直到READY信號(hào)有效為止。（5）

TEST等待測(cè)試信號(hào)，輸入，低電平有效。當(dāng)CPU執(zhí)行WAIT指令時(shí)，(WAIT指令是用來(lái)使處理器與外部硬件同步)進(jìn)入空轉(zhuǎn)等待狀態(tài)，且每隔5個(gè)時(shí)鐘周期對(duì)該線的輸入進(jìn)行一次測(cè)試：若TEST=1時(shí)，CPU將停止取下條指令而繼續(xù)處于等待狀態(tài)，重復(fù)執(zhí)行WAIT，直到TEST=0時(shí)，等待狀態(tài)結(jié)束，CPU才繼續(xù)往下執(zhí)行被暫停的指令。由此可見(jiàn)，TEST對(duì)WAIT指令起到了監(jiān)視的作用。（6）INTR(InterruptRequest)

可屏蔽中斷請(qǐng)求，外部輸入，電平高有效。

INTR=1有效時(shí)，表示外部設(shè)備向CPU發(fā)出中斷請(qǐng)求，CPU在每條指令的最后一個(gè)時(shí)鐘周期對(duì)INTR進(jìn)行測(cè)試，一旦測(cè)試到有中斷請(qǐng)求，并且當(dāng)中斷允許標(biāo)志IF＝1時(shí)，則暫停執(zhí)行下條指令轉(zhuǎn)入中斷響應(yīng)周期。（7）NMI(Non—MaskableInterruptRequest)

不可屏蔽中斷請(qǐng)求信號(hào)。邊沿觸發(fā)，正跳沿有效。CPU一旦測(cè)試到NMI請(qǐng)求信號(hào)，待當(dāng)前指令執(zhí)行完就自動(dòng)從中斷入口地址表中找到中斷服務(wù)程序的入口地址，并轉(zhuǎn)去執(zhí)行。此請(qǐng)求不受IF狀態(tài)的影響（8）RESET復(fù)位信號(hào)。由外部輸入，高電平有效。RESET信號(hào)至少要保持4個(gè)時(shí)鐘周期，初次接通電源時(shí)所引起的復(fù)位，則要求維持的高電平不能小于50μS。

CPU接收到該信號(hào)后，停止進(jìn)行操作，并對(duì)標(biāo)志寄存器(FR)、IP、DS、SS、ES及指令隊(duì)列清零，而將CS設(shè)置為FFFFH。當(dāng)復(fù)位信號(hào)變?yōu)榈碗娖綍r(shí)，CPU從FFFF0H開(kāi)始執(zhí)行程序，由此可見(jiàn)，采用8086CPU計(jì)算機(jī)系統(tǒng)的啟動(dòng)程序就保持在開(kāi)始的存儲(chǔ)器中。（9）

CLK(Clock):主時(shí)鐘信號(hào)，輸入通常與8284A時(shí)鐘