第3章 組合邏輯電路

第3章組合邏輯電路3.1組合邏輯電路的分析與設(shè)計(jì)方法3.2常用組合邏輯功能器件分析退出要求掌握：組合邏輯電路的特點(diǎn)組合邏輯電路的一般分析方法組合邏輯電路的一般設(shè)計(jì)方法理解：中規(guī)模組合邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器）的邏輯功能及使用。七段顯示原理及七段譯碼顯示電路。了解：組合邏輯電路的內(nèi)部結(jié)構(gòu)3.1組合邏輯電路的分析與設(shè)計(jì)方法組合邏輯電路實(shí)訓(xùn)3.1.2組合邏輯電路的設(shè)計(jì)方法3.1.1組合邏輯電路的分析方法組合電路輸入：邏輯關(guān)系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)特點(diǎn)：電路由邏輯門構(gòu)成不含記憶元件輸出無反饋到輸入的回路輸出與電路原來狀態(tài)無關(guān)輸出：X1、X2、…、XnF1、F2、…、Fm3．1．1組合邏輯電路的分析方法

所謂分析，指的是邏輯分析，即根據(jù)已知的邏輯電路找出電路的輸入和輸出之間的邏輯關(guān)系，最后得到電路的功能。1．組合邏輯電路分析的一般步驟：2.組合電路分析

例3．1一個(gè)雙輸入，雙輸出端的組合邏輯電路如圖3.4所示，分析該電路的功能。解：（1）逐級(jí)寫出表達(dá)式。(2)化簡(jiǎn)。(3)列真值表。表3.1例3.1的真值表輸入輸出ABSC0000011010101101（4）簡(jiǎn)述其邏輯功能，如果觀察真值表能用文字描述電路的功能就描述，若不能，則直接寫出對(duì)應(yīng)的輸入與輸出關(guān)系。本例中，A、B都是0時(shí)，S為0，C也為0；當(dāng)A、B有1個(gè)為1時(shí)，S為1，C為0；當(dāng)A、B都是1時(shí)，S為0，C為1。這符合兩個(gè)1位二進(jìn)制數(shù)相加的原則，即A、B為兩個(gè)加數(shù)，S是它們的和，C是向高位的進(jìn)位。這種電路可用于實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)的相加，實(shí)際上它是運(yùn)算器中的基本單元電路，稱為半加器。例3．2分析圖3.5所示電路的邏輯功能。解：（1）寫表達(dá)式并化簡(jiǎn)。（2）列真值表（見表3.2）（3）簡(jiǎn)述其邏輯功能由真值表可知，電路三個(gè)變量一致時(shí)，輸出F為1；三個(gè)變量不一致時(shí)，輸出為0。所以該電路稱為“不一致電路”。表3.2例3.2的真值表ABCF000100100100011010001010110011113.1.2組合邏輯電路的設(shè)計(jì)

1．組合邏輯電路設(shè)計(jì)的步驟邏輯問題邏輯真值表邏輯表達(dá)式化簡(jiǎn)并根據(jù)提供的器件變換表達(dá)式邏輯電路圖2．組合邏輯電路設(shè)計(jì)舉例例3.3設(shè)計(jì)一個(gè)三輸入一輸出的奇偶校驗(yàn)電路。解：（1）把實(shí)際問題變成邏輯問題。設(shè)定三輸入為ABC，對(duì)應(yīng)輸出為F，當(dāng)輸入ABC中有奇數(shù)個(gè)“1”時(shí)，輸出F為“1”，其余輸入狀態(tài)對(duì)應(yīng)輸出為“0”。（2）列邏輯真值表，見表3.3。表3.3例3的真值表輸入輸出ABCF00000011010101101001101011001111（3）寫出邏輯函數(shù)式：（4）化簡(jiǎn)邏輯函數(shù)表達(dá)式（5）畫出邏輯電路圖如圖3.7。⊕⊕ABCF圖3.7例3.3的邏輯電路圖例3.4設(shè)計(jì)一個(gè)8輸入3輸出的二進(jìn)制編碼電路，即8-3線編碼器。要求，每一時(shí)刻只有一個(gè)輸入鍵接通高電平，即為“1”，當(dāng)不同的輸入鍵為“1”時(shí)，會(huì)有一個(gè)對(duì)應(yīng)二進(jìn)制碼輸出。解：（1）在實(shí)際問題變成邏輯問題。設(shè)8個(gè)輸入表示為I0~I7，對(duì)應(yīng)3個(gè)輸出Y0~Y2的二進(jìn)制碼和輸入端的下標(biāo)數(shù)碼相一致。（2）列邏輯真值表，見表3.4。由于每一時(shí)刻只有一個(gè)輸入端，所以輸入組合只有8組，而不用列28次輸出組合。表3.48-3線編碼器輸入輸出I7I6I5I4I3I2I1I0Y2Y1Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111(3)寫出相應(yīng)的表達(dá)式。因?yàn)檩斎氩皇侨我饨M合，而是每一時(shí)刻只有一個(gè)輸入端為“1”，所以，輸出完全由對(duì)應(yīng)輸入為1的輸入端決定，根據(jù)真值表可直接寫出對(duì)應(yīng)的表達(dá)式：（4）畫出邏輯電路圖。見圖3.8。組合邏輯電路實(shí)訓(xùn)（1）設(shè)計(jì)一個(gè)數(shù)字密碼鎖，該鎖由用戶自設(shè)定的四位開鎖密碼（例如ABCD=1010用開關(guān)輸入），S為開鎖控制端（用開關(guān)輸入），輸出F1為開鎖信號(hào)（用指示燈表示）和F2報(bào)警信號(hào)（接喇叭）。當(dāng)開鎖者輸入開鎖密碼正確且已扦入鑰匙（即S=1）時(shí)，F(xiàn)1=1、F2=0；當(dāng)密碼不符或鑰匙未扦入（S=0）時(shí)，F(xiàn)1=0、F2=1，于是電路報(bào)警，且鎖不開。請(qǐng)進(jìn)行設(shè)計(jì)，用最少與非門來實(shí)現(xiàn)

參考電路小結(jié)組合邏輯電路：任何時(shí)刻的輸出僅決定于當(dāng)時(shí)的輸入，而與電路原來的狀態(tài)無關(guān)；它由基本門構(gòu)成，不含存貯電路和記憶元件，且無反饋線。組合邏輯電路的分析：根據(jù)已經(jīng)給定的邏輯電路，描述其邏輯功能。根據(jù)輸出電路寫出輸出函數(shù)并化簡(jiǎn)，然后描述其功能。組合邏輯電路的設(shè)計(jì)：根據(jù)設(shè)計(jì)要求構(gòu)成功能正確、經(jīng)濟(jì)、可靠的電路。根據(jù)功能（真值表）寫出邏輯函數(shù)表達(dá)式并化簡(jiǎn)，最后畫出邏輯電路。3.2常用組合邏輯功能器件3．2．1加法器3．2．2編碼器退出3．2．3譯碼器及數(shù)碼顯示電路

3．2．4數(shù)據(jù)分配器和選擇器

3．2．5數(shù)據(jù)比較器

半加器半加器可如組合邏輯電路分析的例3.1中介紹的用與非門組成，也可以如圖3.9(a)由異或門及與門組成。圖3.9(b)和圖3.9(c)分別給出半加器的國際符號(hào)和慣用符號(hào)。3.2.1加法器（2）全加器全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。

表3.5全加器的真值表輸入輸出AiBiCiSiCi+10000000110010100110110010101011100111111（3）多位加法器

用多個(gè)全加器可以組成多位二進(jìn)制加法器，它是最基本的算術(shù)運(yùn)算單元。例如它可以作加法運(yùn)算。在計(jì)算機(jī)中用補(bǔ)碼可以做減法運(yùn)算，把乘法轉(zhuǎn)化為連續(xù)的加運(yùn)算，把除法轉(zhuǎn)換為減法，再將減法轉(zhuǎn)換為補(bǔ)碼用加法來完成運(yùn)算。（4）加法器的應(yīng)用圖3.11是一個(gè)四位全加器構(gòu)成的二進(jìn)制加法器。（特定含義：規(guī)則、順序）二進(jìn)制代碼某種代碼譯碼編碼譯碼器編碼器3.2.2編碼器優(yōu)先編碼功能：輸入m位代碼輸出n位二進(jìn)制代碼

m≤2n邏輯功能：任何一個(gè)輸入端接低電平時(shí)，三個(gè)輸出端有一組對(duì)應(yīng)的二進(jìn)制代碼輸出（一）二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路任何時(shí)刻只允許一個(gè)輸入端有信號(hào)輸入優(yōu)先編碼器允許幾個(gè)輸入端同時(shí)加上信號(hào)，電路只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。（1）二~十進(jìn)制編碼器

表3.7二-十進(jìn)制（10-4線）優(yōu)先編碼器74HC147功能表輸入輸出11111111111111111111110×111011111110××11011111110×××1100111110××××101111110×××××10101110××××××1001110×××××××100010××××××××01110×××××××××011074HC147管腳圖8線—3線優(yōu)先編碼器CT74LS148編碼輸出編碼輸入使能輸入使能輸出優(yōu)先編碼（二）編碼器的應(yīng)用工作原理：第一片工作時(shí),編碼器輸出：0000-0111第二片工作時(shí),編碼器輸出:1000-1111低位高位解：實(shí)現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接例14：用8-3線優(yōu)先編碼器CT74LS148擴(kuò)展成16線-4線編碼器。3.2.3譯碼器及數(shù)碼顯示電路

（一）二進(jìn)制譯碼器二進(jìn)制譯碼器輸入輸出滿足：m=2n譯碼輸入譯碼輸出

a1a0y0y1y2y30010000101001000101100012位二進(jìn)制譯碼器如：3—8譯碼器譯碼輸入譯碼輸出

a1a0y0y1y2y30001110110111011011111102位二進(jìn)制譯碼器（二）十進(jìn)制譯碼器又稱：二—十進(jìn)制譯碼器或：4—10譯碼器譯碼輸入：n位二進(jìn)制代碼譯碼輸出m位：一位為1，其余為0或一位為0，其余為1譯碼輸入，二進(jìn)制編碼0-7依次對(duì)應(yīng)8個(gè)輸出（一）3—8譯碼器74LS138八個(gè)輸出端，低電平有效。譯碼狀態(tài)下，相應(yīng)輸出端為０,說明是反碼輸出。每一個(gè)輸出相當(dāng)于3變量的全部最小項(xiàng)取反。

禁止譯碼狀態(tài)下，輸出均為１～S1、使能輸入,與邏輯。EN=1（

EN=0，禁止譯碼，輸出均為１)，譯碼A0

～A2例：用3—8譯碼器構(gòu)成4—16譯碼器X0-X3：譯碼輸入E：譯碼控制E=0，譯碼

E=1，禁止譯碼X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111

譯碼輸入001000000-111

譯碼輸入101001例12：試用CT74LS138和與非門構(gòu)成一位全加器。解:全加器的最小項(xiàng)表達(dá)式應(yīng)為（三）譯碼器的應(yīng)用Si=Ci+1=利用每一個(gè)輸出相當(dāng)于3變量的全部最小項(xiàng)取反。（二）二~十進(jìn)制譯碼器（又稱BCD譯碼器）

無效碼輸入時(shí)對(duì)應(yīng)輸出為全1（三）唯一地址譯碼器的應(yīng)用

（四）七段數(shù)字顯示譯碼器

按發(fā)光物質(zhì)分有：半導(dǎo)體發(fā)光二極管數(shù)碼管（LED）液晶數(shù)碼顯示器（LCD）、熒光顯示器、輝光顯示器。數(shù)碼顯示器件：按組成數(shù)字形式分：分段式顯示器、點(diǎn)陣式顯示器和字形重疊式顯示器。七段數(shù)碼管（2）七段顯示譯碼器共陰極共陽極：高電平亮：低電平亮每一段由一個(gè)發(fā)光二極管組成輸入：二—十進(jìn)制代碼輸出：譯碼結(jié)果，可驅(qū)動(dòng)相應(yīng)的七段數(shù)碼管顯式示正確的數(shù)字?jǐn)?shù)碼顯示器件七段譯碼器有共陰（負(fù)極相連接接地）和共陽（正極相連接正電源）兩種。（2）數(shù)字顯示譯碼器3.2.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器在多個(gè)通道中選擇其中的某一路，或個(gè)信息中選擇其中的某一個(gè)信息傳送或加以處理，將傳送來的或處理后的信息分配到各通道去。數(shù)據(jù)選擇器數(shù)據(jù)分配器多輸入一輸出選擇一輸入多輸出分配發(fā)送端，并—串接收端，串—并一、數(shù)據(jù)選擇器（一）分類：二選一、四選一、八選一、十六選一雙四選一數(shù)據(jù)選擇器CT74LS153使能端輸出端數(shù)據(jù)輸入公用控制輸入雙四選一數(shù)據(jù)選擇器CT74LS153簡(jiǎn)易符號(hào)八中選一數(shù)據(jù)選擇器CT74LS151八選一需三位地址碼二、數(shù)據(jù)分配器數(shù)據(jù)分配器通常是用譯碼器來實(shí)現(xiàn)。但此時(shí)地址端，從使能端輸入信號(hào)分配器與選擇器的功能相反當(dāng)F=1時(shí)它即為普通的譯碼器。一輸入多輸出邏輯符號(hào)（二）數(shù)據(jù)分配器的應(yīng)用例：利用數(shù)據(jù)選擇器和分配器實(shí)現(xiàn)信息的“并行—串行—并行”傳送。由譯碼器連成的數(shù)據(jù)分配器0000110譯碼禁止譯碼01傳送端接收端

輸入

A（a3a2a1a0）>B(b3b2b1b0)：輸出（A>B）=13.2.5數(shù)值比較器（一）功能：能對(duì)兩個(gè)相同位數(shù)的二進(jìn)