第6章 半導體存儲器

第六章半導體存儲器及其接口第一節(jié)概述一、存儲器的分類二、存儲器的主要性能指標三、存儲系統(tǒng)的層次結構—速度,容量,成本的統(tǒng)一第二節(jié)半導體存儲器一、半導體存儲器的分類二、半導體存儲器芯片的選用原則三、隨機存取存儲器RAM四、只讀存儲器ROM第三節(jié)半導體存儲器與CPU接口一.SRAM的接口特性二.SRAM與CPU的連接方法三.EPR0M的接口特性四.EPR0M與CPU的連接方法五.存儲器片選控制方法六.存儲器與CPU連接時應注意的問題七.16位系統(tǒng)中存儲器與CPU連接第一節(jié)概述一、存儲器的分類按在系統(tǒng)中的地位主存儲器：存放當前運行所需信息。速度快，容量小，價格高。輔助存儲器：存放當前暫不參與運行的文件、數據。容量大、價格低、速度慢。按存儲介質磁存儲器半導體存儲器光存儲器激光光盤存儲器磁芯磁泡磁鼓磁帶磁盤按信息存儲方式內存儲器外存儲器隨機存取存儲器RAM只讀存儲器ROM順序存取存儲器SAM直接存取存儲器DAM二、存儲器的主要性能指標

1.存儲容量存儲器可以容納的二進制信息量，以存儲單元的總位數表示，存儲單元的總位數等于存儲器的地址寄存器的編址數與存儲字位數的乘積。2.存取時間TA(AccessTime)：從啟動一次存儲器操作，到完成該操作所需時間。3.存儲周期TMC（MemoryCycle)：啟動兩次獨立的存儲器操作之間所需的最小時間間隔。TMC反映了存儲器的工作速度。4.可靠性用平均無故障時間MTBF來衡量5.性能/價格比三、存儲系統(tǒng)的層次結構—速度,容量,成本的統(tǒng)一CPU寄存器主存儲器高速緩存Cache輔助存儲器大容量存儲器*主存—輔存存儲層次：通過軟硬件結合，把主存與輔存統(tǒng)一成一個整體，形成主存—輔存存儲結構。解決容量與成本間的矛盾。輔助軟硬設備主存輔存CacheCPU主存輔助硬件*Cache—主存存儲層次：在主存和CPU之間設置高速緩存，構成Cache—主存存儲層次，Cache由硬件來實現，要能跟得上CPU的要求。解決速度與成本間的矛盾價格，容量，速度，訪問頻度第二節(jié)半導體存儲器一、半導體存儲器的分類半導體存儲器的特點：*速度快，存取時間為ns級；*集成度高*非破壞性讀出雙極型（TTL）：速度快，功耗不大，集成度低單極型（MOS）：價格便宜，功耗低，集成度高半導體存儲器RAMROMSRAM掩膜ROMPROMPROMEPROMEEPROMDRAMiRAM(組合RAM）片上帶刷新邏輯的DRAMNVRAM（非易失性RAM）SAMFIFO（先進先出）用于隊列電路和多級緩沖寄存器CCD(電荷耦合器件)以串行方式工作,存取時間與位置有關MBM(磁泡存儲器）二、半導體存儲器芯片的選用原則*RAM和ROM的選用

RAM的優(yōu)點是讀寫方便，使用靈活；但斷電后，信息丟失。在系統(tǒng)中用于存放正在執(zhí)行的程序、數據，作為I/O數據緩沖存儲器，堆棧以及存儲系統(tǒng)配置和狀態(tài)參數的存儲器。對于ROM，存儲器中內容一經寫入，在工作過程中就只能讀出不能重寫，掉電后內容不丟失，用于存放應用程序，常數表格。掩模ROM和PROM用于大批量生產的微機產品中；EPROM用于產品研制和小批量生產；EEPROM用于對數據、參數等有掉電保護要求的數據存儲器(如PC中的自檢、BIOS等)；RAM則可根據微機應用系統(tǒng)的具體情況適當配置。微機系統(tǒng)中*SRAM和DRAM的選用*芯片型號的選用存取速度最好選與CPU時序相匹配的芯片；存儲芯片的容量在滿足存儲器總容量的限度內，盡可能用集成度高，存儲容量大的芯片以減輕系統(tǒng)負載，簡化設計，縮小尺寸，減少成本，提高可靠性。SRAM狀態(tài)穩(wěn)定，接口簡單，不需要刷新電路，用于小容量存儲器系統(tǒng)。DRAM集成度高，功耗小，價格低，常用于微機的主存。三、隨機存取存儲器RAM1.靜態(tài)RAM的存儲單元32*32=1024存儲單元I/O電路地址反相器Y譯碼器數據I/O口控制電路驅動器地址反相器X譯碼器A0A1A2A3A4片選讀/寫A5A6A7A8A9I/O2.單管動態(tài)RAM的存儲單元放大器CQ列選擇信號數據輸入輸出行選擇信號動態(tài)RAM的基本存儲單元是一個晶體管和一個電容，因而集成度高，成本低，耗電少，但它是利用電容存儲電荷來保存信息的，電容通過MOS管的柵極和源極會慢慢放電而丟失信息，必須定時對電容充電，稱為刷新。在讀操作時，先由行地址譯碼，使某行選擇信號為高電平，該行上的管子導通，由放大器讀取電容上的電壓值，再由列地址譯碼，使某列選通。被行列均選通的基本單元允許驅動，并讀出數據，讀出數據后，再對原單元進行重寫。3.動態(tài)RAM的結構動態(tài)RAM是由存儲體和DRAM控制器組成。DRAM控制器把CPU的的地址和控制信號轉換成DRAM的工作信號。DRAM控制器邏輯框圖如下：CPUDRAM地址多路器定時發(fā)生器刷新定時器仲裁電路數據緩沖器刷新地址計數器地址總線地址讀/寫CASRASWR把CPU的地址轉換行地址和列地址，分兩次送到DRAM中，實現DRAM地址的兩次打入。完成對DRAM定時進行刷新64次/秒提供刷新DRAM的的地址轉換行地址和列地址確定存儲器請求和刷新信號的優(yōu)先權提供RAS，CAS，WE信號2164A0~A7DinCASncWEVccGND2164邏輯關系圖DoutRAS4.動態(tài)RAM接口特性

Intel2164是64K*1的DRAM芯片，內部有4個128*128基本存儲電路矩陣。2164邏輯關系如下：A0—A7：地址線WE—讀寫控制線；

WE=0為寫入，WE=1為讀出RAS—行選通信號；CAS—列選通信號；Din—數據輸入；Dout—數據輸出；刷新時由一個行地址同時對4個存儲矩陣的同一行（4*128=512）個單元進行刷新四、只讀存儲器ROM4*4位MOSROM圖（字譯碼結構）*MOS只讀存儲器復合譯碼結構的MOSROM圖*EPROMP溝道EPROM結構示意圖第三節(jié)半導體存儲器與CPU接口一.SRAM的接口特性

6116是2K*8位的SRAM，采用CMOS工藝制作，單一5V電源，額定功耗150mW，典型存取時間為200ns，雙列直插式封裝。6116引腳排列圖6116A0~A10D0~D7CEOEWEVccGND6116邏輯關系圖6116工作方式一.SRAM的接口特性

6264是8K*8位的SRAM，采用CMOS工藝制作，單一5V電源，額定功耗200mW，典型存取時間為200ns，雙列直插式封裝。6264D0~D7CEOEWEVccGND6264邏輯關系圖A0~A126264工作方式6264引腳排列圖62128:16K×8位(14根地址線)62256:32K×8位(15根地址線)二.SRAM與CPU的連接方法*CPU的低位地址線、數據線、電源線與SRAM同名線直接相連；*CPU高位地址線經譯碼后驅動SRAM的片選信號（或與M/IO組合形成片選信號）；*CPU控制線RD、WR、M/IO組合形成讀寫控制信號WE、OE。RAM與CPU的連接根據系統(tǒng)存儲器設計的尋址范圍要求，完成存儲器芯片與CPU總線連。例：用6264二片，建立08000H～0BFFFH的16K內存區(qū)AB19181716151413121110987654321008000H0000100000000000000009FFFH000010011111111111110A000H000010100000000000000BFFFH000010111111111111116264(1)6264(2)AB的連接6264地址線13根存儲器片內譯碼系統(tǒng)片選譯碼A0～A12D0～D76264(2)A0～A12D0～D7CEWEOE6264(1)CEWEOEABCG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y7片選譯碼74LS138或A0～A12D0～D7A13A14A15MEMWMEMRA16～A198088系統(tǒng)總線VCCIO/M三.EPROM的接口特性

2732是4K*8位的EPROM，單一5V電源，額定功耗650mW，典型存取時間為200ns，雙列直插式封裝。CEOE/VppVccGND2732A0~A11D0~D72732邏輯關系圖2732引腳排列圖三.EPR0M的接口特性

27128是16K*8位的EPROM，單一5V電源，最大存取時間為250ns，雙列直插式28腳封裝，引腳與2764兼容。輸出緩沖I/O門存儲矩陣X譯碼Y譯碼控制邏輯輸出D0~D7OEPGMCE地址輸入四.EPR0M與CPU的連接方法*CPU的低位地址線、數據線、電源線與EPROM同名線直接相連；*CPU高位地址線經譯碼后驅動片選信號（或與M/IO組合形成片選信號）；*CPU控制線RD、M/IO組合形成讀寫控制信號OE；*編程電源通常由開關控制。EPROM與CPU的連接方法五.存儲器片選控制方法*線選法將低位地址線直接接片內地址外，將余下的高位地址線分別作為每個芯片的片選控制信號。注：每次尋址時，只能有一根片選線有效（低電平），以保證每次只選中一個芯片。線選法連接簡單，無需譯碼電路；但地址不連續(xù)空間利用率低?？臻e地址線為“0”或“1”均可，這就會出現一個存儲器占用幾個地址空間的情況。ROM（2）CSROM（1）CSRAM（1）CSRAM（2）CSRAM（3）CSA10~A0A11A12A13A14A1507800H07FFFH0B800H0BFFFH0D800H0DFFFH0E800H0EFFFH0F000H0F7FFH注：高位地址線可與IO/M配合形成片選信號五.存儲器片選控制方法74LS138VccY0Y1Y2Y3Y4Y5Y6ABCG2AG2BG1Y7GND74LS138功能表*全譯碼法這種方法除了將低位地址線直接連至各芯片的地址線外，余下的高位地址線全部參與譯碼，譯碼輸出作為各芯片的片選信號。該法使得存儲芯片中的任一單元都有唯一的確定地址，常用的譯碼器為74LS138。例：試采用全譯碼法擴展64KB的程序存儲器和16KB的數據存儲器。IO/MA17ROM（1）CEOEROM（2）CEOEROM（3）CEOEROM（4）CEOERAM（1）WECEOERAM（2）WECEOEA0~A13A0~A12D0~D7&&WRRDAY0BY1CY2G1Y3G2AY4G2BY5&&A14A15A16A18A19A13地址范圍計算A19A18A17A16A15A14A13A12A0000000000000000111000001000000001111000010000000010111000011000000011111000100000000100011000100100000100111G2BG2AG1CBA00000H~03FFFH04000H~07FFFH08000H~0BFFFH0C000H~0FFFFH10000H~11FFFH12000H~13FFFH⑴⑵⑵⑷⑶⑴*部分譯碼法：部分高位地址線參與片選譯碼，部分譯碼同樣有地址重疊。IO/MA0~A13ROM（1）CEOEROM（2）CEOEROM（3）CEOEROM（4）CEOERAM（1）WECEOERAM（2）WECEOEA0~A12D0~D7WRRDAY0BY1CY2G1Y3G2AY4G2BY5&&A14A15A16A17A18A13注：控制信號IO/M控制譯碼器的使能端。地址范圍計算A19A18A17A16A15A14A13A12A0*01000000*01000111*01001000*01001111*01010000*01010111*01011000*01011111*01100000*01100011*01100100*01100111G2BG2AG1CBA20000H~23FFFH24000H~27FFFH28000H~2BFFFH2C000H~2FFFFH30000H~31FFFH32000H~33FFFH⑴⑵⑵⑷⑶⑴ROM、RAM與CPU的連接根據系統(tǒng)存儲器設計的尋址范圍要求，完成存儲器芯片與CPU總線連接。例：用27128一片，建立00000H～03FFFH的16K內存區(qū)用6264一片，建立08000H～09FFFH的8K內存區(qū)AB的連接AB19181716151413121110987654321000000H0000000000000000000003FFFH0000001111111111111108000H0000100000000000000009FFFH000010011111111111112712862646264地址線13根存儲器片內譯碼系統(tǒng)片選譯碼27128地址線14根存儲器片內譯碼A0～A12D0～D7CEWEOE6264A0～A13D0～D7CEPGMOE27128ABCE1E2E3Y0Y1Y2Y3Y4Y5Y6Y7片選譯碼74LS138A0～A13D0～D7A13A14A15MEMWMEMRA16～A198088系統(tǒng)總線或VCCVCC與IO/M六.存儲器與CPU連接時應注意的問題*CPU總線的負載能力問題通常CPU總線的負載能力為一個TTL器件或20個MOS器件。單向總線驅動器有74LS244，367，Intel8282;雙向總線驅動器有74LS245，Intel8286，8287。*CPU的時序和存儲器芯片的存取速度的配合問題數據輸出片選地址tRCtAtCO數據穩(wěn)定T1T2T3T4CLKM/IO0=IO1=MA19/S6-A16/S3A19-A16S6-S3A15-18AD7-AD0A7-A0DATAINALERDDT/RDENtA—讀取時間；tCO—片選有效到數據穩(wěn)定的時間。當CPU進行存儲器讀操作時，要求從地址穩(wěn)定在地址線上到CPU采樣數據的時間大于芯片的tA，且要求RD使得CE從開始有效到CPU取走數據的時間大于芯片的tCO

，數據才能穩(wěn)定的輸出。否則CPU必須在T3周期后插入等待周期TW。1.問題的提出：

七、16位(8086)系統(tǒng)中的存儲器連接

8位