第5章 處理器總線時(shí)序和系統(tǒng)總線

第5章處理器總線時(shí)序和系統(tǒng)總線5.1處理器總線5.2IA-32微處理器的工作狀態(tài)5.3處理器時(shí)序5.4系統(tǒng)總線

2/29/20241外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面：指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫表示信號(hào)從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號(hào)的流向⑴引腳的功能5.1處理器總線

當(dāng)把8086CPU與存儲(chǔ)器和外設(shè)構(gòu)成一個(gè)計(jì)算機(jī)的硬件系統(tǒng)時(shí)，根據(jù)所連的存儲(chǔ)器和外設(shè)的規(guī)模，8086可以有兩種不同的組態(tài)。5.2IA-32微處理器的工作狀態(tài)根據(jù)不同的時(shí)鐘控制，微處理器具有下列幾種時(shí)鐘工作狀態(tài)：常規(guī)狀態(tài)（NormalState）：這種工作狀態(tài)是指處理器運(yùn)行在實(shí)模式、虛擬8086模式、保護(hù)模式或系統(tǒng)管理模式SMM下的總稱。在此狀態(tài)下，系統(tǒng)各部件正常運(yùn)轉(zhuǎn)，包括外部總線時(shí)鐘和處理器內(nèi)部時(shí)鐘，處理器的所有特性與功能都是有效的。暫停狀態(tài)（HaltState）：指處理器自身成功地執(zhí)行一條HLT指令后所進(jìn)入的一種低功耗狀態(tài)，在此狀態(tài)期間，處理器內(nèi)部時(shí)鐘停止。停止允許狀態(tài)（StopGrantState）：當(dāng)處理器識(shí)別到來自外部邏輯的一次有效的STPCLK信號(hào)后進(jìn)入的一種低功耗狀態(tài)，在此狀態(tài)期間，處理器內(nèi)部時(shí)鐘停止。停止允許窺探狀態(tài)（StopGrantSnoopState）：當(dāng)處理器處在暫停狀態(tài)或停止允許狀態(tài)時(shí)，若系統(tǒng)邏輯啟動(dòng)一次針對(duì)Cache的查詢周期，導(dǎo)致處理器進(jìn)入的另一種低功耗工作狀態(tài)。

睡眠狀態(tài)（S1eepState）：該狀態(tài)僅適應(yīng)第六代處理器，當(dāng)處理器處于停止允許狀態(tài)時(shí)，如果引腳有效，則處理器進(jìn)入另一種低功耗狀態(tài)。

停止時(shí)鐘狀態(tài)（StopClockState）或稱為深度睡眠狀態(tài)（DeepSleepState）：當(dāng)?shù)谖宕郧暗奶幚砥魈幱谕Ｖ乖试S狀態(tài)或第六代處理器處于睡眠狀態(tài)時(shí)，若使系統(tǒng)總線時(shí)鐘BCLK停止，則導(dǎo)致處理器進(jìn)入的一種系統(tǒng)最低功耗狀態(tài)。5.3處理器時(shí)序5.3.18086的時(shí)序 計(jì)算機(jī)的工作是在時(shí)鐘脈沖CLK的統(tǒng)一控制下，一個(gè)節(jié)拍一個(gè)節(jié)拍地實(shí)現(xiàn)的。對(duì)于8086微處理器來說，每條指令的執(zhí)行有取指、譯碼、執(zhí)行這樣的階段，但由于微處理器內(nèi)有總線接口單元BIU和執(zhí)行單元EU，所以在執(zhí)行一條指令的同時(shí)（這在EU中操作），BIU就可以取下一條指令，它們?cè)跁r(shí)鐘上是重疊的。所以，從總體上來說，似乎不存在取指階段。

執(zhí)行一條指令所需要的時(shí)間稱為指令周期（InstructionCycle）。

指令周期又分為一個(gè)個(gè)總線周期。每當(dāng)CPU要從存儲(chǔ)器或I／O端口，讀寫一個(gè)字節(jié)（或字）就是一個(gè)總線周期（BusCycle）。

每個(gè)總線周期通常包含4個(gè)T狀態(tài)（Tstate），即圖5-6中的T1、T2、T3、T4，每個(gè)T狀態(tài)是8086中處理動(dòng)作的最小單位，它就是時(shí)鐘周期（ClockCycle）。5.3.2Pentium處理器時(shí)序從80386開始，這些時(shí)鐘狀態(tài)有Ti、T1、T2、T12、T2P和TD。5.4系統(tǒng)總線微型計(jì)算機(jī)系統(tǒng)大都采用總線結(jié)構(gòu)。這種結(jié)構(gòu)的特點(diǎn)是采用一組公共的信號(hào)線作為微型計(jì)算機(jī)各部件之間的通信線。這種公共信號(hào)線就稱為總線。1．總線的分類根據(jù)總線所處的位置不同，總線可分為：（1）片內(nèi)總線它位于微處理器芯片的內(nèi)部，用于算術(shù)邏輯單元ALU與各種寄存器或其它功能單元之間的相互連接。(2）片總線（又稱元件級(jí)總線或局部總線）它是一臺(tái)單板計(jì)算機(jī)或一個(gè)插件板的板內(nèi)總線，用于各芯片之間的連接。（3）內(nèi)總線（又稱為微型計(jì)算機(jī)總線或板級(jí)總線，一般稱為系統(tǒng)總線）它用于微型計(jì)算機(jī)系統(tǒng)各插件板之間的連接，是微型機(jī)系統(tǒng)的最重要的一種總線。一般談到微型機(jī)總線，指的就是這種總線。（4）外總線（又稱通信總線）它用于系統(tǒng)之間的連接，如微機(jī)系統(tǒng)之間，微機(jī)系統(tǒng)與儀器、儀表或其它設(shè)備之間的連接。

總線大體可以分成以下幾種主要類型：

（1）地址總線

它們是微型計(jì)算機(jī)用來傳送地址的信號(hào)線。地址線的數(shù)目決定了直接尋址的范圍。

（2）數(shù)據(jù)總線

它們是傳送數(shù)據(jù)和代碼的總線，一般為雙向信號(hào)線，即既可輸入也可輸出。數(shù)據(jù)總線也采用三態(tài)邏輯。

（3）控制總線 傳送控制信號(hào)的總線，用來實(shí)現(xiàn)命令、狀態(tài)傳送、中斷、直接存儲(chǔ)器傳送的請(qǐng)求與控制信號(hào)傳送，以及提供系統(tǒng)使用的時(shí)鐘和復(fù)位信號(hào)等。 根據(jù)不同的使用條件，控制總線有的為單向、有的為雙向，有的為三態(tài)，有的為非三態(tài)。 （4）電源和地線 它們決定了總線使用的電源種類及地線分布和用法。

（5）備用線 留作功能擴(kuò)充和用戶的特殊要求使用。2．總線的操作過程 系統(tǒng)總線上的數(shù)據(jù)傳輸是在主控模塊的控制下進(jìn)行的，主控模塊是有控制總線能力的模塊，例如CPU、DMA控制器?？偩€從屬模塊則沒有控制總線的能力，它可以對(duì)總線上傳來的信號(hào)進(jìn)行地址譯碼，并且接收和執(zhí)行總線主控模塊的命令信號(hào)。總線完成一次數(shù)據(jù)傳輸周期，一般分為四個(gè)階段。（1）申請(qǐng)階段（2）尋址階段（3）傳輸階段（4）結(jié)束階段3．總線的數(shù)據(jù)傳輸方式

主控模塊和從屬模塊之間的數(shù)據(jù)傳送有以下幾種傳輸方式：（1）同步式傳輸此方式用“系統(tǒng)時(shí)鐘”作為控制數(shù)據(jù)傳送的時(shí)間標(biāo)準(zhǔn)。主設(shè)備與從設(shè)備進(jìn)行一次傳送所需的時(shí)間（稱為傳輸周期或總線周期）是固定的，其中每一步驟的起止時(shí)刻，也都有嚴(yán)格的規(guī)定，都以系統(tǒng)時(shí)鐘來統(tǒng)一步伐。同步傳輸動(dòng)作簡(jiǎn)單，但要解決各種速率的模塊的時(shí)間匹配。當(dāng)把一個(gè)慢速設(shè)備連接至同步系統(tǒng)上，就要求降低時(shí)鐘速率來遷就此慢速設(shè)備。（2）異步式傳輸

異步式傳輸采用“應(yīng)答式”傳輸技術(shù)。用“請(qǐng)求（Request，REQ）”和“應(yīng)答（Acknowledge，ACK）”兩條信號(hào)線來協(xié)調(diào)傳輸過程，而不依賴于公共時(shí)鐘信號(hào)。它可以根據(jù)模塊的速率自動(dòng)調(diào)整響應(yīng)的時(shí)間，接口任何類型的外圍設(shè)備，都不需要考慮該設(shè)備的速度，從而避免同步式傳輸?shù)纳鲜鋈秉c(diǎn)。(3）半同步式傳輸此種方式是前兩種方式的折中。從總體上看，它是一個(gè)同步系統(tǒng)，它仍用系統(tǒng)時(shí)鐘來定時(shí)，利用某一時(shí)鐘脈沖的前沿或后沿判斷某一信號(hào)的狀態(tài)，或控制某一信號(hào)的產(chǎn)生或消失，使傳輸操作與時(shí)鐘同步。但是，它又不像同步傳輸那樣傳輸周期固定。對(duì)于慢速的從模塊，其傳輸周期可延長(zhǎng)時(shí)鐘脈沖周期的整數(shù)倍。PC總線

IBM-PC及XT使用的總線就稱為PC總線。它共有62條引線。

ISA總線

ISA（Industy

StandrdArchitecture）—工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)總線，又稱AT總線。是IBMAT機(jī)推出時(shí)使用的總線，逐步演變?yōu)橐粋€(gè)事實(shí)上的工業(yè)標(biāo)準(zhǔn)，得到廣泛的使用。它是在PC總線的基礎(chǔ)上擴(kuò)展一個(gè)36線插槽形成的。同一槽線的插槽；分成62線和36線兩段，共計(jì)98線。PCI總線

伴隨著Pentium芯片的出現(xiàn)和發(fā)展，一種新的總線——PCI總線也得到廣泛的應(yīng)用，已經(jīng)成為總線的主流。5.5最小組態(tài)的8088總線時(shí)序1、存儲(chǔ)器讀總線周期2、存儲(chǔ)器寫總線周期3、I/O讀總線周期4、I/O寫總線周期5、中斷響應(yīng)周期6、進(jìn)入和退出保持狀態(tài)的時(shí)序1、存儲(chǔ)器寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)A19~A16S6~S3IO/M*WR*READY（高電平）DT/R*DEN*T1狀態(tài)——IO/M*輸出低電平，表示存儲(chǔ)器操作；輸出20位存儲(chǔ)器地址A19~A0；ALE輸出正脈沖，表示復(fù)用總線輸出地址；DT/R*高電平，表示本總線周期執(zhí)行寫操作。T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7~D0；DEN*輸出低電平，數(shù)據(jù)收發(fā)器獲得數(shù)據(jù)允許信號(hào)T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送2、I/O寫總線周期輸出數(shù)據(jù)T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A00000S6~S3IO/M*WR*READY（高電平）DT/R*DEN*T1狀態(tài)——IO/M*輸出高電平，表示I/O操作；輸出16位I/O地址A15~A0；ALE輸出正脈沖，表示復(fù)用總線輸出地址；DT/R*高電平，表示本總線周期執(zhí)行寫操作。T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7~D0；DEN*輸出低電平，數(shù)據(jù)收發(fā)器獲得數(shù)據(jù)允許信號(hào)T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送3、存儲(chǔ)器讀總線周期READY（高電平）DT/R*DEN*T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)A19~A16S6~S3IO/M*RD*T1狀態(tài)——IO/M*輸出低電平，表示存儲(chǔ)器操作；輸出20位存儲(chǔ)器地址A19~A0；ALE輸出正脈沖，表示復(fù)用總線輸出地址；DT/R*低電平，表示本總線周期執(zhí)行讀操作。T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送4、I/O讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)S6~S3IO/M*RD*0000READY（高電平）DT/R*DEN*T1狀態(tài)——IO/M*輸出高電平，表示I/O操作；輸出16位I/O地址A15~A0；ALE輸出正脈沖，表示復(fù)用總線輸出地址；DT/R*低電平，表示本總線周期執(zhí)行讀操作。T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送5、中斷響應(yīng)周期第一個(gè)中斷響應(yīng)周期——數(shù)據(jù)線浮空。通知發(fā)中斷請(qǐng)求的設(shè)備，CPU準(zhǔn)備響應(yīng)中斷，應(yīng)該準(zhǔn)備好中斷類型碼。第二個(gè)中斷響應(yīng)周期——被響應(yīng)的外設(shè)將一個(gè)字節(jié)的中斷類型碼送數(shù)據(jù)線，CPU讀取類型碼。6、進(jìn)入和退出保持狀態(tài)的時(shí)序在每個(gè)時(shí)鐘脈沖的上升沿處，CPU會(huì)對(duì)HOLD引腳上的信號(hào)進(jìn)行檢測(cè)。在每個(gè)時(shí)鐘脈沖的上升沿處，CPU會(huì)對(duì)HOLD引腳上的信號(hào)進(jìn)行檢測(cè)。如果檢測(cè)到HOLD處于高電平狀態(tài)，并且允許讓出總線，那么在總線周期的T4狀態(tài)或者下一個(gè)總線周期的T1，CPU會(huì)發(fā)出HLDA信號(hào)，從而CPU便將總線讓給發(fā)出總線保持請(qǐng)求的設(shè)備，直到此后這個(gè)發(fā)出總線保持請(qǐng)求的設(shè)備又將HOLD信號(hào)變?yōu)榈碗娖?，CPU才又收回總線控制權(quán)。RESE